JPH02230746A - 半導体装置 - Google Patents
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- JPH02230746A JPH02230746A JP4982089A JP4982089A JPH02230746A JP H02230746 A JPH02230746 A JP H02230746A JP 4982089 A JP4982089 A JP 4982089A JP 4982089 A JP4982089 A JP 4982089A JP H02230746 A JPH02230746 A JP H02230746A
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Landscapes
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- Semiconductor Lasers (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置およびその製造方法に係り,特に、
高濃度の不純物添加層を含む半導体装置およびその製造
方法に関する。
高濃度の不純物添加層を含む半導体装置およびその製造
方法に関する。
従来、化合物半導体G a A sへのn形ドーピング
にSi, Se.S,”I’sが使用されてきている。
にSi, Se.S,”I’sが使用されてきている。
電子デバイス,光デバイス用化合物半導体薄膜の形成法
としては、有機金属熱分解法(MOVPE法)、分子線
エビタキシー法(MBE法)が最も一般的に使われてい
る.MOVPE法,M}3E法による上記デバイス用n
型化合物半導体のトービングでは、主に熱的に安定性の
良いSiが使われている。
としては、有機金属熱分解法(MOVPE法)、分子線
エビタキシー法(MBE法)が最も一般的に使われてい
る.MOVPE法,M}3E法による上記デバイス用n
型化合物半導体のトービングでは、主に熱的に安定性の
良いSiが使われている。
上記従来技術におけるG a A sへのSiのトービ
ングにおいては、n型のキャリヤa度で4X101δ■
−8以上を得ることが困難であった。
ングにおいては、n型のキャリヤa度で4X101δ■
−8以上を得ることが困難であった。
本発明の目的は、Siを使ったn型ドーピングにおいて
キャリヤ濃度4 X 1 0 16an−’以上の半導
体を形成することにある。
キャリヤ濃度4 X 1 0 16an−’以上の半導
体を形成することにある。
Siを使ったG a A sへのn型ドーピングにおい
ては、文献第15回インターナショナル・シンポジウム
オン ガリウムアルセナイド アンドリレイテツド
コンパウンズ 9月118から14日1988年 アト
ランタ ジョージア 第44頁から第45頁( 1 5
th InternationalSymposi
um on Gallium Arsanide an
d RelatedCompounds, Septe
mberl 1 − 1 4 . 1 9 8 8pp
44−45)において関連する技術が述べられている。
ては、文献第15回インターナショナル・シンポジウム
オン ガリウムアルセナイド アンドリレイテツド
コンパウンズ 9月118から14日1988年 アト
ランタ ジョージア 第44頁から第45頁( 1 5
th InternationalSymposi
um on Gallium Arsanide an
d RelatedCompounds, Septe
mberl 1 − 1 4 . 1 9 8 8pp
44−45)において関連する技術が述べられている。
上記目的は、次の方法により達成される。
すなわち、MOVPE法によるG a A sへのSi
のドーピングでは、ドーバントとして用いるSiHaあ
るいはSizHeと同時に微量のPHgを添加すること
により達成される。
のドーピングでは、ドーバントとして用いるSiHaあ
るいはSizHeと同時に微量のPHgを添加すること
により達成される。
また、MBE法によるGaAsへのSiのドーピングで
は、S i 2H8, S i H4あるいはsiと同
時にP又はPHgを添加することにより達成される。
は、S i 2H8, S i H4あるいはsiと同
時にP又はPHgを添加することにより達成される。
本発明の一局面によれば、基板と,この基板上に形成さ
れた複数の半導体領域からなり、内部にチャネル領域を
含む半導体積層構造体と、この半導体積層構造体の上記
チャネル領域にキャリヤを流出入するための一対の第1
のm極と、上記チャネル領域のキャリヤの流れを調節す
るための第2の電極とを有し、上記チャネル領域は化合
物半導体により構成され、かつ、導電型不純物によるキ
ャリヤ濃度が4 X 1 0 ”cn−3以上である半
導体装置が提供される。このような半導体装置は,ソー
ス領域,ドレイン領域を含んでいる。この構成により、
ソース抵抗が著しく低減された半導体装h’tが実現さ
れる。
れた複数の半導体領域からなり、内部にチャネル領域を
含む半導体積層構造体と、この半導体積層構造体の上記
チャネル領域にキャリヤを流出入するための一対の第1
のm極と、上記チャネル領域のキャリヤの流れを調節す
るための第2の電極とを有し、上記チャネル領域は化合
物半導体により構成され、かつ、導電型不純物によるキ
ャリヤ濃度が4 X 1 0 ”cn−3以上である半
導体装置が提供される。このような半導体装置は,ソー
ス領域,ドレイン領域を含んでいる。この構成により、
ソース抵抗が著しく低減された半導体装h’tが実現さ
れる。
本発明の限定された一局面によれば、前記チャネル領域
がそれを構成する化合物半導体と同族の他の元素を含ん
でいる半導体装置が提供される。
がそれを構成する化合物半導体と同族の他の元素を含ん
でいる半導体装置が提供される。
上記他の元素は上記化合物半導体を構成する周族元索の
一部と置換されて上記チャネル領域を構成する。
一部と置換されて上記チャネル領域を構成する。
本発明の更に限定された一局面によれば、上記化合物半
導体はG a A s等の■一V族化合物半導体であり
、上記導電型不純物はSi、上記他の元素はPである半
導体装置が提供される。S1はネガティブキャリヤを上
記■−v族化合物半導体に供給し、pは上記化合物半導
体結晶中で、同族のAsの格子位置に入る. 本発明の他の局面によれば、化合物半導体に導電型不純
物を添加する際に、上記化合物半導体を構成する元素と
同族の他の元素を上記化合物半専体に添加し、かつ上記
導電型不純物によるキャリヤ濃度を4 X 1 0 L
&a++−3以上にできる化合物半導体の製造方法が提
供される。上記他の元素は上記化合物半導体を構成する
同族元素の一部と置換される。
導体はG a A s等の■一V族化合物半導体であり
、上記導電型不純物はSi、上記他の元素はPである半
導体装置が提供される。S1はネガティブキャリヤを上
記■−v族化合物半導体に供給し、pは上記化合物半導
体結晶中で、同族のAsの格子位置に入る. 本発明の他の局面によれば、化合物半導体に導電型不純
物を添加する際に、上記化合物半導体を構成する元素と
同族の他の元素を上記化合物半専体に添加し、かつ上記
導電型不純物によるキャリヤ濃度を4 X 1 0 L
&a++−3以上にできる化合物半導体の製造方法が提
供される。上記他の元素は上記化合物半導体を構成する
同族元素の一部と置換される。
本発明の限定された局面によれば、上記他の元素の上記
化合物半導体への添加は、上記他の元素の化合物と上記
導電型不純物の化合物とを含む雰囲気中におけるMOV
PE法によるものであるか、もしくは上記他の゜元素あ
るいは上記他の元素の化合物と上記導電型不純物を用い
たMBE法によるものである化合物半導体の製造方法が
提供される。
化合物半導体への添加は、上記他の元素の化合物と上記
導電型不純物の化合物とを含む雰囲気中におけるMOV
PE法によるものであるか、もしくは上記他の゜元素あ
るいは上記他の元素の化合物と上記導電型不純物を用い
たMBE法によるものである化合物半導体の製造方法が
提供される。
本発明の限定された局面によれば、基板と、この基板上
に形成された複数の半導体領域から成り、内部に電流路
を含む半導体積層構造体と、この半導体積層構造体の上
記電流路にキャリヤを流出入するための一対の第1の電
極と、上記電流路のキャリヤの流れを調節するための第
2の電極とを有し、上記電流路は化合物半導体で構成さ
れ、上記一対の第1の′#X極が設けられる半導体の魂
電型は、第2の電極が設けられる半導体の感電型と相異
なり、かつ、ネガティブキャリヤを有する半導体のうち
,上記第1あるいは第2の電極と接する領域のキャリヤ
濃度が4 X 1 0 ”cs−8以上である半導体装
置が提供される。このような半導体装置は、エミツタ領
域,コレクタ領域およびベース領域を含んでいる。この
構成により,エミツタ抵抗か著しく低減された半導体装
置もしくは、ベース抵抗が著しく低減された半屏体装置
が実現される5本発明の更に限定された局面によれば、
基板と、この基板上に形成された複数の半涼体領域から
成り、内部に電流路を含む半導体積層構造体と、この半
導体積層構造体の上記電流路にキャリヤを流出入するた
めの一対の電極を有し、上記電流路は化合物半導体で構
成され、上記一対の電極は、導電型が相異なる半導体上
にそれぞれ設けられ,上記電流路中には、導電型が相異
なる化合物半導体同士の接合面が設けられ、ネガティブ
キャリヤを有する半専体のうち上記電極が設けられいる
半導体領域のキャリヤ濃度が4X10”■−8以上であ
る半導体装置が提供される。
に形成された複数の半導体領域から成り、内部に電流路
を含む半導体積層構造体と、この半導体積層構造体の上
記電流路にキャリヤを流出入するための一対の第1の電
極と、上記電流路のキャリヤの流れを調節するための第
2の電極とを有し、上記電流路は化合物半導体で構成さ
れ、上記一対の第1の′#X極が設けられる半導体の魂
電型は、第2の電極が設けられる半導体の感電型と相異
なり、かつ、ネガティブキャリヤを有する半導体のうち
,上記第1あるいは第2の電極と接する領域のキャリヤ
濃度が4 X 1 0 ”cs−8以上である半導体装
置が提供される。このような半導体装置は、エミツタ領
域,コレクタ領域およびベース領域を含んでいる。この
構成により,エミツタ抵抗か著しく低減された半導体装
置もしくは、ベース抵抗が著しく低減された半屏体装置
が実現される5本発明の更に限定された局面によれば、
基板と、この基板上に形成された複数の半涼体領域から
成り、内部に電流路を含む半導体積層構造体と、この半
導体積層構造体の上記電流路にキャリヤを流出入するた
めの一対の電極を有し、上記電流路は化合物半導体で構
成され、上記一対の電極は、導電型が相異なる半導体上
にそれぞれ設けられ,上記電流路中には、導電型が相異
なる化合物半導体同士の接合面が設けられ、ネガティブ
キャリヤを有する半専体のうち上記電極が設けられいる
半導体領域のキャリヤ濃度が4X10”■−8以上であ
る半導体装置が提供される。
このような半導体装置は,発光領域を含んでおり、この
硝成により、直列抵抗の著しく低減された半導体発光装
置が実現される。
硝成により、直列抵抗の著しく低減された半導体発光装
置が実現される。
G a A sへのSiのドーピングにおいて、Siは
結晶中で■族のGa,IJ子の格子位置に入るが,Si
濃度が2〜4XIO”■−δ以上になるとSiは■族の
A s di子の格子位置にも入るようになる.その結
果、Si′a度4X10工6二−8以上では、補償によ
り、キャリヤ濃度は飽和する。さらに,ドーピング量を
増やすと.キャリヤ濃度は減少する.本発明の方法は、
MOVPE法ではドーパントのSiH番又はSizHs
と同時にPHgを、MBE法では,S1と同時にP又は
PHaを添加する。
結晶中で■族のGa,IJ子の格子位置に入るが,Si
濃度が2〜4XIO”■−δ以上になるとSiは■族の
A s di子の格子位置にも入るようになる.その結
果、Si′a度4X10工6二−8以上では、補償によ
り、キャリヤ濃度は飽和する。さらに,ドーピング量を
増やすと.キャリヤ濃度は減少する.本発明の方法は、
MOVPE法ではドーパントのSiH番又はSizHs
と同時にPHgを、MBE法では,S1と同時にP又は
PHaを添加する。
PはAsと同じ■族の元素で、結晶中でAsの格子位置
に入るため,SiがAsの格子位置に入ることを抑制す
る。従って、Siの高濃度ドーピングによるキャリヤの
補償が抑制され、4X10”■−8以上のキャリヤ濃度
が容易に再現性止く実現される。
に入るため,SiがAsの格子位置に入ることを抑制す
る。従って、Siの高濃度ドーピングによるキャリヤの
補償が抑制され、4X10”■−8以上のキャリヤ濃度
が容易に再現性止く実現される。
なお、P以外の■族元素,チッ素(N),アンチモン(
sb),ビスマス(Bi)についても上記ドーピングの
効果を調べたが、Siのドーピングにより高キャリヤ濃
度のG a A sを得るためには、Pが最適であった
. 〔実施例〕 以下、本発明の実施例を図により説明する。
sb),ビスマス(Bi)についても上記ドーピングの
効果を調べたが、Siのドーピングにより高キャリヤ濃
度のG a A sを得るためには、Pが最適であった
. 〔実施例〕 以下、本発明の実施例を図により説明する。
実施例I
MOVPE法によりG a A sにSiをドーピング
してn型のキャリヤ濃度を高めるため,ドーパントのS
izHsと同時に微量のP H sを使った実施例を第
1図に示す.同図で横軸は、Sizesと有機金属トリ
メチルガリウム(TMG)のモル流量比を表わす.ここ
で、TMGはアルシン(AsHa)と共にGaAsを形
成する際のIII族原料である。また、縦軸は、G a
A sエピタキシャル膜中のキャリヤ濃度を表わす。
してn型のキャリヤ濃度を高めるため,ドーパントのS
izHsと同時に微量のP H sを使った実施例を第
1図に示す.同図で横軸は、Sizesと有機金属トリ
メチルガリウム(TMG)のモル流量比を表わす.ここ
で、TMGはアルシン(AsHa)と共にGaAsを形
成する際のIII族原料である。また、縦軸は、G a
A sエピタキシャル膜中のキャリヤ濃度を表わす。
まず、従来m(PHs注入なし)を使ってn型G a
A sを形成した場合には、S i zHa/ T M
G−≧−10−8でキャリヤ濃度が飽和していること
がわかった。
A sを形成した場合には、S i zHa/ T M
G−≧−10−8でキャリヤ濃度が飽和していること
がわかった。
次に、PHaをPHa /TMG=10−’のモル流量
比でSi2Heと同時に注入した場合には、S izH
e/TMG>10−8でも、キャリヤ濃度は単調増加し
ていることが確認できた。なお、PHaの注入量はTM
Gとのモル流量比で 1 0’−’<PH8/TMG<1 0−”の範囲
にあることが有効であることがわかった.上記n型ドー
ピングにおける成長温度の効果を調べたところ,成長温
度550℃以上の温度範囲において,本発明の高濃度な
ドーピングが可能であることがわかった。なお、成長温
度550’C以下では、■族原料、AsHa,PHaの
熱分解効率の低下により、成長したGaAsの結晶性が
劣化する。これに伴いキャリヤ濃度が4XIQl6■−
8以上の高濃度なドーピングはできにくくなる。
比でSi2Heと同時に注入した場合には、S izH
e/TMG>10−8でも、キャリヤ濃度は単調増加し
ていることが確認できた。なお、PHaの注入量はTM
Gとのモル流量比で 1 0’−’<PH8/TMG<1 0−”の範囲
にあることが有効であることがわかった.上記n型ドー
ピングにおける成長温度の効果を調べたところ,成長温
度550℃以上の温度範囲において,本発明の高濃度な
ドーピングが可能であることがわかった。なお、成長温
度550’C以下では、■族原料、AsHa,PHaの
熱分解効率の低下により、成長したGaAsの結晶性が
劣化する。これに伴いキャリヤ濃度が4XIQl6■−
8以上の高濃度なドーピングはできにくくなる。
上記実施例では、n型ドーパントとしてSizH6を用
いたが、S i H4 を用いても同様な結果が得られ
る。また、G a A sの成長原料としては有機金属
TMGのかわりに、トリエチルガリウム(TEG) 、
あるいは他のGaを含む有機金属を用いても良いし、A
sHδのかわりに1−リエチルヒ素(TEAs)等、
Asを含む他の水素化合物や、有機金属を用いても良い
. 実施例2 実施例1で示した方法を使って、G a A s電界効
果トランジスタ(FET)用エピタキシャル膜をMOV
PE法により形成した. 第2図は、GaAsFETの断面構造を模式的に示した
図である。第2図で1は半絶縁性G a A s基板、
2は高抵抗A Q GaAsバッファ一層で厚さ0.5
μm、3は、nGaAs能動層で厚さ0.2μm ,キ
ャリヤ濃度n=2X10工7am−8、4はn+GaA
sキャップ層で厚さ0.15μmである。
いたが、S i H4 を用いても同様な結果が得られ
る。また、G a A sの成長原料としては有機金属
TMGのかわりに、トリエチルガリウム(TEG) 、
あるいは他のGaを含む有機金属を用いても良いし、A
sHδのかわりに1−リエチルヒ素(TEAs)等、
Asを含む他の水素化合物や、有機金属を用いても良い
. 実施例2 実施例1で示した方法を使って、G a A s電界効
果トランジスタ(FET)用エピタキシャル膜をMOV
PE法により形成した. 第2図は、GaAsFETの断面構造を模式的に示した
図である。第2図で1は半絶縁性G a A s基板、
2は高抵抗A Q GaAsバッファ一層で厚さ0.5
μm、3は、nGaAs能動層で厚さ0.2μm ,キ
ャリヤ濃度n=2X10工7am−8、4はn+GaA
sキャップ層で厚さ0.15μmである。
上記n+GaAs キャップ層4をエビタキシャル成
長する際にn形ドーピング原料Sizesと同時にPH
aを使用した.また、5はドレイン電極,6はゲート電
極、7はソース電極である。ゲー1一電極6は、n+G
a A s キャップ層4およびn G a A
s能動層3の一部をエッチングにより除去した溝部に形
成してある。
長する際にn形ドーピング原料Sizesと同時にPH
aを使用した.また、5はドレイン電極,6はゲート電
極、7はソース電極である。ゲー1一電極6は、n+G
a A s キャップ層4およびn G a A
s能動層3の一部をエッチングにより除去した溝部に形
成してある。
第3図は第2図に示した構造のGa A s F E
’rにおいて、ソース抵抗と相互コンダクタンスのn÷
GaAsキャップ層中キャリヤ濃度依存性を示したもの
である.第3図より、}’ E Tのソース抵抗は、n
+GaAs キャップ層中のキャリヤ濃度が増加する
と共に減少すること、また、F E Tの相互コンダク
タンスは増太ずることがわかる。
’rにおいて、ソース抵抗と相互コンダクタンスのn÷
GaAsキャップ層中キャリヤ濃度依存性を示したもの
である.第3図より、}’ E Tのソース抵抗は、n
+GaAs キャップ層中のキャリヤ濃度が増加する
と共に減少すること、また、F E Tの相互コンダク
タンスは増太ずることがわかる。
従来技術により、F E T用エビタキシャル膜を形成
した場合には、n+GaAs キャップ層中キャリヤ
濃度を4 X 1 0 工8cm−8以上にできないた
め、FETのソース抵抗が充分に低減できず、相互コン
ダクタンスも増大しないことがわかる。
した場合には、n+GaAs キャップ層中キャリヤ
濃度を4 X 1 0 工8cm−8以上にできないた
め、FETのソース抵抗が充分に低減できず、相互コン
ダクタンスも増大しないことがわかる。
なお、キャリヤ濃度が1020■−8程度以上の高濃度
領域においては,ソース,ドレインへのオーミツク電極
形成において、ノンアロイオーミック接合の形成が可能
となることがわかった。
領域においては,ソース,ドレインへのオーミツク電極
形成において、ノンアロイオーミック接合の形成が可能
となることがわかった。
実施例3
G a A s論理集積回路用FETへの応用例を第4
図により示す。第4図は、FETの断面模式図である.
10は半絶縁性G a A s基板、11はp型G a
A sバツファ一層、12はn型G a A s能動
層である。13はSiC)z、14はn+G a A
s、15はドレイン電極、16はSiOz.17はゲー
ト電極、18はソース電極である。
図により示す。第4図は、FETの断面模式図である.
10は半絶縁性G a A s基板、11はp型G a
A sバツファ一層、12はn型G a A s能動
層である。13はSiC)z、14はn+G a A
s、15はドレイン電極、16はSiOz.17はゲー
ト電極、18はソース電極である。
ここで、14のn+GaAs は、選択成長法により
形成したもので、13のSi○2および、16.17の
SiOx、ゲート電極をマスクとして、MOVPE法に
より形成する。また、n+GaAsの選択成長時には,
ドーピング材料として、Si2Haの他にPH3を同時
に注入し、キャリヤ濃度を5 X 1 019(!l+
−″B以上にした。これにより,FETのソース抵抗は
ゲート幅10μm当り20Ω以下に下がり、相互コンダ
クタンスは700〜9 0 0 m s / mに向上
した。
形成したもので、13のSi○2および、16.17の
SiOx、ゲート電極をマスクとして、MOVPE法に
より形成する。また、n+GaAsの選択成長時には,
ドーピング材料として、Si2Haの他にPH3を同時
に注入し、キャリヤ濃度を5 X 1 019(!l+
−″B以上にした。これにより,FETのソース抵抗は
ゲート幅10μm当り20Ω以下に下がり、相互コンダ
クタンスは700〜9 0 0 m s / mに向上
した。
実施例4
第5図はInGaAs/ InA悲Asへテロ接合を利
用したFETの断面模式図である。
用したFETの断面模式図である。
20は半絶縁性G a A s基板、21はバツファ−
層で、InGaAsとInA Q Asの超格子層をそ
れぞれ,100人,250人の順に交互に積層して全体
で1μmのバツファ一層とした.22はn÷InGaA
s能動層、26はInA Q As高抵抗層、23はS
i02.24はn +Q a A s ,2 5はド
レイン電極,27はSiN,28はゲート電極,29は
ソース電極である.上記各層21,22.26は、MB
E法により連続的にエビタキシャル成長し、S i 0
2バタン23,ゲート電極28.8iN27をマスクと
して,高抵抗層26の一部をエッチングにより除去し、
除去した部分にn+InGaAs24をMOVPEによ
り選択成長する.ここで、n+InGaAs能動層22
をM]=lEで成長する際、n形のドーパントSiと同
時にpもドーピングした。また、ruIロGaAs24
をMOVPE法にて選択成長する際には、n形のドーバ
ントSiHa と同時にPHaもドーピングした。実施
例1と同様、本実施例においても、InGaAsへのS
iのドーピングでPをSiと同時にドーピングすること
により、キャリヤ濃度を従来技術で到達できる値より1
桁以上高めることができ,ソース,ドレイン電極のノン
アロイオーミツク接合ができた。
層で、InGaAsとInA Q Asの超格子層をそ
れぞれ,100人,250人の順に交互に積層して全体
で1μmのバツファ一層とした.22はn÷InGaA
s能動層、26はInA Q As高抵抗層、23はS
i02.24はn +Q a A s ,2 5はド
レイン電極,27はSiN,28はゲート電極,29は
ソース電極である.上記各層21,22.26は、MB
E法により連続的にエビタキシャル成長し、S i 0
2バタン23,ゲート電極28.8iN27をマスクと
して,高抵抗層26の一部をエッチングにより除去し、
除去した部分にn+InGaAs24をMOVPEによ
り選択成長する.ここで、n+InGaAs能動層22
をM]=lEで成長する際、n形のドーパントSiと同
時にpもドーピングした。また、ruIロGaAs24
をMOVPE法にて選択成長する際には、n形のドーバ
ントSiHa と同時にPHaもドーピングした。実施
例1と同様、本実施例においても、InGaAsへのS
iのドーピングでPをSiと同時にドーピングすること
により、キャリヤ濃度を従来技術で到達できる値より1
桁以上高めることができ,ソース,ドレイン電極のノン
アロイオーミツク接合ができた。
実施例5
バイボーラトランジスタへの実施例を第6図を用いて説
明する。第6図は該装置の断面模式図である。基板30
上にコレクタ領域となる0+型GaAs31、n型Ga
As40、ベース領域となるp十型GaAs37、エミ
ツタ領域となるn十型A Q GaAs34、n十型G
aAs35の順にMBE法でエビタキシャル膜を連続成
長する。ここで、n十型GaAs31、n型GaAs4
0の厚みは各々0.5 μm,0.6 μmである.p
十型GaAs37の厚みは0.1μm,n型A Q G
aAs34およびn十型GaAs35の厚みは各々Q.
3μm,0.2μmである。コレクタ領域においては,
コレクタ電極33をn十型G a A g選択成長層3
9上に設ける。エミツタ領域では、エミツタ電極36、
ベース領域ではベース電極38をそれぞれ形成する。コ
レクタ領域のn十型G a A s選択成長層39はM
BE法、またはMOVPE法により形成する。
明する。第6図は該装置の断面模式図である。基板30
上にコレクタ領域となる0+型GaAs31、n型Ga
As40、ベース領域となるp十型GaAs37、エミ
ツタ領域となるn十型A Q GaAs34、n十型G
aAs35の順にMBE法でエビタキシャル膜を連続成
長する。ここで、n十型GaAs31、n型GaAs4
0の厚みは各々0.5 μm,0.6 μmである.p
十型GaAs37の厚みは0.1μm,n型A Q G
aAs34およびn十型GaAs35の厚みは各々Q.
3μm,0.2μmである。コレクタ領域においては,
コレクタ電極33をn十型G a A g選択成長層3
9上に設ける。エミツタ領域では、エミツタ電極36、
ベース領域ではベース電極38をそれぞれ形成する。コ
レクタ領域のn十型G a A s選択成長層39はM
BE法、またはMOVPE法により形成する。
上記バイボーラトランジスタにおいて、n十型GaAs
35および39のキャリヤ濃度を本発明の方法により、
5X10工9am−δ以上にすると、エミツタ電極36
,コレクタ電極33とのオーミツク接合をノンアロイで
実現できる.また,エミツタ抵抗,コクレタ抵抗を低減
できるので高速動作も可能となる. 上記実施例5ではnpn型バイボーラトランジスタにつ
いて述べたがpnp型バイボーラトランジスタの場合に
もn型ベース領域に本発明を適用することにより素子の
高速化が実現できる。
35および39のキャリヤ濃度を本発明の方法により、
5X10工9am−δ以上にすると、エミツタ電極36
,コレクタ電極33とのオーミツク接合をノンアロイで
実現できる.また,エミツタ抵抗,コクレタ抵抗を低減
できるので高速動作も可能となる. 上記実施例5ではnpn型バイボーラトランジスタにつ
いて述べたがpnp型バイボーラトランジスタの場合に
もn型ベース領域に本発明を適用することにより素子の
高速化が実現できる。
塔施例6
半導体レーザへの適用例を第7図により説明する。第7
図はpcsp半導体レーザの断面模式図を示す. p型G a A s基板41上にMOVPE@によりn
十型G a A s電流ブロック層43を0.8μm成
長し、次に、V字型の溝42をフォトリソグラフィーと
ウエットエッチングにより設ける。上言己V#を形成し
た基板上に、液相成長法(LPE法)により、p型AΩ
GaAsクラッド層44、ノンドープA Q GaAs
活性層49、n型A Q GaAqクラッド層45を形
成する.次にMOVPE法によりn十型G a A s
キャップ層46を形成する6p型A fl GaAsク
ラツド層44の厚みは0.2 5 ttmノンドープA
Q GaAs活性層49は0.1μm.n型A Q
GaAsクラツド層45は1.5μmである。
図はpcsp半導体レーザの断面模式図を示す. p型G a A s基板41上にMOVPE@によりn
十型G a A s電流ブロック層43を0.8μm成
長し、次に、V字型の溝42をフォトリソグラフィーと
ウエットエッチングにより設ける。上言己V#を形成し
た基板上に、液相成長法(LPE法)により、p型AΩ
GaAsクラッド層44、ノンドープA Q GaAs
活性層49、n型A Q GaAqクラッド層45を形
成する.次にMOVPE法によりn十型G a A s
キャップ層46を形成する6p型A fl GaAsク
ラツド層44の厚みは0.2 5 ttmノンドープA
Q GaAs活性層49は0.1μm.n型A Q
GaAsクラツド層45は1.5μmである。
また、n十型GaAsキャップ層46は3〜5μmであ
る. オーミツク電極47はn十型G a A sキャップ層
46上に形成するが、本発明の方法を適用することによ
って、キャリヤ濃度を5 X 1 019au ’にす
るとノンアロイによるオーミック接触が実現できる。
る. オーミツク電極47はn十型G a A sキャップ層
46上に形成するが、本発明の方法を適用することによ
って、キャリヤ濃度を5 X 1 019au ’にす
るとノンアロイによるオーミック接触が実現できる。
ここで,作製した半導体レーザへの注入電流に対する光
出力特性(1−L特性)を調べたところ、n+GaAs
キャップ層46のキャリヤ濃度を従来の4 X 1
0 1aan−8から5X10’θ■−8にすること
により、発光効率が5%向上することがわかった。これ
は、レーザダイオードの直列抵抗が減少したことによる
ものである. 〔発明の効果〕 以上の実施例で説明した様に、本発明によ九ば、nt−
v族化合物半導体へのn型ドーピングにおいて、従来技
術で得られる値よりも1桁以上高い濃度のキャリヤ濃度
が可能となり、半導体装置の性能を著しく向上させるこ
とができる。また,量産性にも優れた技術であるため、
高品質な半導体製品を安価に提供できる経済効果が大き
い。
出力特性(1−L特性)を調べたところ、n+GaAs
キャップ層46のキャリヤ濃度を従来の4 X 1
0 1aan−8から5X10’θ■−8にすること
により、発光効率が5%向上することがわかった。これ
は、レーザダイオードの直列抵抗が減少したことによる
ものである. 〔発明の効果〕 以上の実施例で説明した様に、本発明によ九ば、nt−
v族化合物半導体へのn型ドーピングにおいて、従来技
術で得られる値よりも1桁以上高い濃度のキャリヤ濃度
が可能となり、半導体装置の性能を著しく向上させるこ
とができる。また,量産性にも優れた技術であるため、
高品質な半導体製品を安価に提供できる経済効果が大き
い。
第1図は本発明の一実施例の効果を示すグラフ、第2図
は本発明の一実施例のGa A s F E ’rの断
面構造模式図、第3図は上記実施例のGaAsFETの
特性を示すグラフ、第4図,第5図は本発明の他の実施
例のFETの断面構造模式図、第6図は本発明の実施例
のバイボーラトランジスタの断面楕造模式図、第7図は
本発明の実施例の半導体レーザの断面靖造模式図である
。 1・・・半絶縁性G a A s基板、2・・・A Q
GaAsバッファ一層、3 − n G a A s
能層、4−n+GaAsキャップ層、5・・・ドレイン
電極、6・・・ゲート電極、10・・・半絶縁性G a
A s基板、11・・・p型GaAsバツファ一層、
12・・・n形G a A s能動層、13・・・Si
02,14’−n+ GaAsキャップ層,15ドレイ
ン電極、16・・・SiOz.17・・・ゲート電極、
18・・・ソース電極、20・・・半絶縁性GaAs基
板,21・・・バツファ−層、2 2 − n +In
(iaAs能動層、2 3−S i Ox . 24−
n+InGaAs . 2 5・・ドレイン電極、26
・・・高抵抗InAQAs 、2 7・・・Si○2、
28・・・ゲート電極,29・・・ソース電極、30・
・・基板、31・・・n十型GaAs.32・・・絶縁
材、33・・・コレクタ電極、34・・・n十型A Q
GaAs.35・・・n十型G a A s、36・
・・エミッタ電極、3 7 ・p十型GaAs,38・
・・ベース電極,39”’n十型G a A s選択成
長層、4 0 − n型GaAs、41・・・p型Ga
As基板、42・・・V字溝,43・・・n十型G a
A s電流ブロック層、44・・・p型A Q Ga
Asクラッド層、45・・・n型^ΩGaAsクラッド
層、46・・・n十型G a A sキャップ層、47
・・・オーミック電極,48・・・オーミック電極、4
9・・・ノンドープA Q GaAs活性層、50・・
・発光領域。 第 1 ロ 五ル】じr比 ゝ′%。 ケ゛−}’l’亀 7op領 γ一F長 o3,it蛮 fGαハS午ヤノデ層中やヤソヤ4レj(Cmり 第 4 口 第 5 口
は本発明の一実施例のGa A s F E ’rの断
面構造模式図、第3図は上記実施例のGaAsFETの
特性を示すグラフ、第4図,第5図は本発明の他の実施
例のFETの断面構造模式図、第6図は本発明の実施例
のバイボーラトランジスタの断面楕造模式図、第7図は
本発明の実施例の半導体レーザの断面靖造模式図である
。 1・・・半絶縁性G a A s基板、2・・・A Q
GaAsバッファ一層、3 − n G a A s
能層、4−n+GaAsキャップ層、5・・・ドレイン
電極、6・・・ゲート電極、10・・・半絶縁性G a
A s基板、11・・・p型GaAsバツファ一層、
12・・・n形G a A s能動層、13・・・Si
02,14’−n+ GaAsキャップ層,15ドレイ
ン電極、16・・・SiOz.17・・・ゲート電極、
18・・・ソース電極、20・・・半絶縁性GaAs基
板,21・・・バツファ−層、2 2 − n +In
(iaAs能動層、2 3−S i Ox . 24−
n+InGaAs . 2 5・・ドレイン電極、26
・・・高抵抗InAQAs 、2 7・・・Si○2、
28・・・ゲート電極,29・・・ソース電極、30・
・・基板、31・・・n十型GaAs.32・・・絶縁
材、33・・・コレクタ電極、34・・・n十型A Q
GaAs.35・・・n十型G a A s、36・
・・エミッタ電極、3 7 ・p十型GaAs,38・
・・ベース電極,39”’n十型G a A s選択成
長層、4 0 − n型GaAs、41・・・p型Ga
As基板、42・・・V字溝,43・・・n十型G a
A s電流ブロック層、44・・・p型A Q Ga
Asクラッド層、45・・・n型^ΩGaAsクラッド
層、46・・・n十型G a A sキャップ層、47
・・・オーミック電極,48・・・オーミック電極、4
9・・・ノンドープA Q GaAs活性層、50・・
・発光領域。 第 1 ロ 五ル】じr比 ゝ′%。 ケ゛−}’l’亀 7op領 γ一F長 o3,it蛮 fGαハS午ヤノデ層中やヤソヤ4レj(Cmり 第 4 口 第 5 口
Claims (1)
- 【特許請求の範囲】 1、基板と、この基板上に形成された複数の半導体領域
からなり、内部にチャネル領域を含む半導体積層構造体
と、この半導体積層構造体の上記チャネル領域にキャリ
ヤを流出入するための一対の第1の電極と、上記チャネ
ル領域のキャリヤの流れを調節するための第2の電極と
を有し、上記チャネル領域は化合物半導体により構成さ
れ、かつ、導電型不純物によるキャリヤ濃度が4×10
^1^8cm^−^3以上である半導体装置。 2、請求項1に記載の半導体装置において、前記チャネ
ル領域がそれを構成する化合物半導体と同族の他の元素
を含んでいる半導体装置。 3、請求項1に記載の半導体装置において、前記化合物
半導体はGaAs等のIII−V族化合物半導体であり、
上記導電型不純物はSi、上記他の元素はpである半導
体装置。 4、化合物半導体に導電型不純物を添加する際に、上記
化合物半導体を構成する元素と同族の他の元素を上記化
合物半導体に添加し、かつ上記導電型不純物によるキャ
リヤ濃度を4×10^1^8cm^−^3以上にできる
化合物半導体の製造方法。 5、請求項4に記載の化合物半導体の製造方法において
、前記他の元素の上記化合物半導体への添加は、上記他
の元素の化合物と上記導電型不純物の化合物とを含む雰
囲気中におけるMOVPE法であるか、もしくは上記他
の元素あるいは上記他の元素の化合物と上記導電型不純
物を用いたMBE法である化合物半導体の製造方法。 6、基板と、この基板上に形成された複数の半導体領域
から成り、内部に電流路を含む半導体積層構造体と、こ
の半導体積層構造体の上記電流路にキャリヤを流出入す
るための一対の第1の電極と、上記電流路のキャリヤの
流れを調節するための第2の電極とを有し、上記電流路
は化合物半導体で構成され、上記一対の第1の電極が設
けられる半導体の導電型は、第2の電極が設けられる半
導体の導電型と相異なり、かつ、ネガティブキャリヤを
有する半導体のうち、上記第1あるいは第2の電極と接
する領域のキャリヤ濃度を4×10^1^8cm^−^
3以上である半導体装置。 7、基板と、この基板上に形成された複数の半導体領域
から成り、内部に電流路を含む半導体積層構造体と、こ
の半導体積層構造体の上記電流路にキャリヤを流出入す
るための一対の電極を有し、上記電流路は化合物半導体
で構成され、上記一対の電極は、導電型が相異なる半導
体上にそれぞれ設けられ、上記電流路中には、導電型が
相異なる化合物半導体同士の接合面が設けられ、ネガテ
ィブキャリヤを有する半導体のうち上記電極が設けられ
ている半導体領域のキャリヤ濃度が4×10^1^8c
m^−^3以上である半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4982089A JPH02230746A (ja) | 1989-03-03 | 1989-03-03 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4982089A JPH02230746A (ja) | 1989-03-03 | 1989-03-03 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02230746A true JPH02230746A (ja) | 1990-09-13 |
Family
ID=12841745
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4982089A Pending JPH02230746A (ja) | 1989-03-03 | 1989-03-03 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02230746A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0794758A (ja) * | 1991-09-12 | 1995-04-07 | Pohang Iron & Steel Co Ltd | デルタドープト量子井戸電界効果トランジスタの製造方法 |
US20110281423A1 (en) * | 2009-01-28 | 2011-11-17 | Sumitomo Chemical Company, Limited | Method of producing semiconductor wafer and semiconductor wafer |
-
1989
- 1989-03-03 JP JP4982089A patent/JPH02230746A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0794758A (ja) * | 1991-09-12 | 1995-04-07 | Pohang Iron & Steel Co Ltd | デルタドープト量子井戸電界効果トランジスタの製造方法 |
US20110281423A1 (en) * | 2009-01-28 | 2011-11-17 | Sumitomo Chemical Company, Limited | Method of producing semiconductor wafer and semiconductor wafer |
US8507950B2 (en) * | 2009-01-28 | 2013-08-13 | Sumitomo Chemical Company, Limited | Method of producing semiconductor wafer and semiconductor wafer |
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