JPH02224182A - Wiring edition processing system - Google Patents
Wiring edition processing systemInfo
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- JPH02224182A JPH02224182A JP1045755A JP4575589A JPH02224182A JP H02224182 A JPH02224182 A JP H02224182A JP 1045755 A JP1045755 A JP 1045755A JP 4575589 A JP4575589 A JP 4575589A JP H02224182 A JPH02224182 A JP H02224182A
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- 238000013500 data storage Methods 0.000 claims description 21
- 230000002452 interceptive effect Effects 0.000 claims description 18
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- 239000000758 substrate Substances 0.000 abstract description 11
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- 230000000694 effects Effects 0.000 description 2
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は配線編集処理方式に関し、特にコンピュータを
利用したＬＳＩ、グリント基板、ハイブリッドＩＣなど
の対話型配線設計用ＣＡＤシステムにおける配線編集処
理方式に関する。Detailed Description of the Invention (Industrial Application Field) The present invention relates to a wiring editing processing method, and more particularly to a wiring editing processing method in a CAD system for interactive wiring design of LSI, glint board, hybrid IC, etc. using a computer. .
（従来の技術）
従来、１つの基板を設計する場合グラフィックディスプ
レイを用いた１つの対話型配線編集処理システムを利用
することによって、基板上の全ての配線区間データに対
し、逐次１配線区間データずつ配線経路の決定、編集処
理を行っていた。(Prior art) Conventionally, when designing one board, one interactive wiring editing processing system using a graphic display is used to sequentially edit one wiring section data at a time for all wiring section data on the board. Determined and edited wiring routes.
（発明が解決しようとする課題）
上述した従来の配線編集処理方式は、１つの基板の全て
の配線区間データに対し１配線ずつ逐次配線経路の決定
、編集を行っていたので以下に示す様な欠点がある。(Problem to be Solved by the Invention) The conventional wiring editing processing method described above sequentially determines and edits the wiring route for each wiring section data of one board. There are drawbacks.
（１）大規模な基板、配線区間データが多い基板などの
配線設計を行う場合設計期間が長くなる。(1) When designing wiring for a large-scale board or a board with a lot of wiring section data, the design period becomes long.
（２）配線編集時に、グラフィックディスプレイ上には
基板上には基板の一部の領域しか表示できないため、表
示領域の移動、再表示などの回数が多く対話操作が面倒
である。(2) When editing wiring, only a part of the board can be displayed on the graphic display, so the display area must be moved and redisplayed many times, making interactive operations cumbersome.
（３）配線設計時にハードウェア障害、操作ミスなどに
より配線経路データが破壊された場合、基板全体のデー
タが無効となり、最初からやり直す場合が多くなる。(3) If the wiring route data is destroyed due to a hardware failure, operational error, etc. during wiring design, the data for the entire board becomes invalid, and it is often necessary to start over from the beginning.
（課題を解決するだめの手段）
本発明による配線編集処理方式は、設計対象となる配線
基板上の全ての配線区間データを格納した基板配線区間
データ記憶部と、
基板を複数個の領域に分割する基板領域分割処理部と、
前記配線区間データを、分割された基板の各領域に対し
、該配線区間データの基板上の位置を基準にして該配線
区間データが含まれる各領域に割り当てを行う配線区間
データ領域割り当て処理部と、
各領域単位に割り当てられた配線区間データを記憶する
複数個の領域配線区間データ記憶部と、各領域単位に、
配線区間データに対し配線経路の決定、編集をグラフィ
ックディスプレイを用いて対話型で行う複数個の対話型
配線編集処理部と、各領域単位に、配線経路が決定され
た配線経路データを格納する複数個の領域配線経路デー
タ記憶部と、
複数個の前記領域配線経路データ記憶部に格納された各
領域の配線経路データを併合する配線経路データ併合処
理部と、
併合された全ての領域の配線経路データを格納する基板
配線経路データ記憶部と、
複数個の領域にまたがった配線区間データに対し、各領
域単位に決定された配線経路データの接続および編集を
グラフィックディスプレイを用いて対話型で行う対話型
配線編集処理部とから構成され、１つの基板を複数個の
領域に分割して、各領域単位に対応した複数個のグラフ
ィックディスプレイを用いた対話型の配線経路編集処理
を並列かつ独立に行う。(Means for Solving the Problem) The wiring editing processing method according to the present invention includes a board wiring section data storage unit that stores all wiring section data on a wiring board to be designed, and a board that is divided into a plurality of regions. a board region division processing unit that allocates the wiring section data to each region of the divided board, based on the position on the board of the wiring section data, in which the wiring section data is included; a wiring section data area allocation processing unit; a plurality of area wiring section data storage units that store wiring section data allocated to each area;
A plurality of interactive wiring editing processing units that interactively determine and edit wiring routes for wiring section data using a graphic display, and a plurality of interactive wiring editing processing units that store wiring route data for which wiring routes have been determined for each area. a wiring route data merging processing unit that merges the wiring route data of each area stored in the plurality of area wiring route data storage units; and wiring routes of all the merged areas. A board wiring route data storage unit that stores data, and a dialog that uses a graphic display to interactively connect and edit wiring route data determined for each area, for wiring section data that spans multiple areas. It consists of a pattern wiring editing processing unit, which divides one board into multiple areas and performs interactive wiring route editing processing in parallel and independently using multiple graphic displays corresponding to each area unit. .
（実施例） 次に本発明について図面を参照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.
第１図は本発明による配線編集処理方式の一実施例を示
すブロック図である。本実施例は、基板をｎ個の領域に
分割する基板領域分割処理部１と、基板上の全ての配線
区間データを格納した基板配線区間データ記憶部２と、
配線区間データを分割された領域に割り当てる配線区間
データ領域割り当て処理部３と、各領域単位に割り当て
られた配線区間データを記憶するｎ個の領域配線区間デ
ータ記憶部４−１．４−２．・・・、４−ｎと、各領域
単位に配線経路の決定、編集をグラフィックディスプレ
イを用いて行うｎ個の対話型配線編集処理部５−１．５
−２．・・・５−ｎと、各領域単位に決定された配線経
路データを格納するｎ個の領域配線経路データ記憶部６
−１．６−２．・・・６− ｎと、各領域の配線経路デ
ータを併合する配線経路データ併合処理部７と、併合さ
れた全ての領域の配線経路データを格納する基板配線経
路データ記憶部８−１と、複数個の領域にまたがった配
線区間データに対する配線経路データの接続、編集をグ
ラフィックディスプレイを用いて行う対話型配線編集処
理部つと、最終的な基板全体の配線経路デ−夕を格納す
る基板配線経路データ記憶部８−２とを含んで構成され
ている。FIG. 1 is a block diagram showing an embodiment of a wiring editing processing method according to the present invention. This embodiment includes a board area division processing section 1 that divides the board into n regions, a board wiring section data storage section 2 that stores all wiring section data on the board,
A wiring section data area allocation processing unit 3 that allocates wiring section data to divided areas, and n area wiring section data storage units 4-1.4-2 that store wiring section data allocated to each area. ..., 4-n, and n interactive wiring editing processing units 5-1.5 that determine and edit wiring routes for each area using a graphic display.
-2. ...5-n, and n area wiring route data storage units 6 that store wiring route data determined for each area.
-1.6-2. ...6-n, a wiring route data merging processing unit 7 that merges the wiring route data of each area, and a board wiring route data storage unit 8-1 that stores the wiring route data of all the merged areas. An interactive wiring editing processing unit that uses a graphic display to connect and edit wiring route data for wiring section data spanning multiple areas, and a board wiring route that stores the final wiring route data for the entire board. It is configured to include a data storage section 8-2.
第２図は基板の分割の一例を示す図で、基板１０は、３
つの領域１１ａ、ｌｌｂ、ｌｌｃに分割されている。FIG. 2 is a diagram showing an example of dividing the board, in which the board 10 is divided into three parts.
It is divided into three areas 11a, llb, and llc.
第３図は、各領域単位の配線編集の過程の一例を示す図
で、第３図（ａ）は基板１０の配線区間データ１２−１
．１２−２．１２−３．・・・を示し、第３図（ｂ）は
各領域１１ａ、ｌｌｂ、１１ｃ＊位に、配線経路データ
１３−１．１３−２゜１３−３．・・・を示し、第３図
（ｃ）は各領域の配線経路データが併合された後の基板
１０の配線経路データを示している。FIG. 3 is a diagram showing an example of the wiring editing process for each area, and FIG. 3(a) shows the wiring section data 12-1 of the board 10.
．． 12-2.12-3. ..., and FIG. 3(b) shows wiring route data 13-1, 13-2, 13-3, etc. in each area 11a, llb, 11c*. . . , and FIG. 3(c) shows the wiring route data of the substrate 10 after the wiring route data of each area are merged.
次に、本実施例による配線編集処理システムの動作を説
明する。Next, the operation of the wiring editing processing system according to this embodiment will be explained.
基板領域分割処理部１は、配線設計者によって与えられ
た領域分割指示に基づいて基板１０を領ｔ！Ａ１１ａ、
ｆｌｂ、ｌｌｃに分割する０次に配線区間データ領域割
り当て処理部３は、基板配線区間データ記憶部２に格納
されている配線区間データ１２−１．１２−２．１２−
３．・・・を順次取り出し、各区間データの基板の位置
を基準にして、該区間データが含まれる領域に割り当て
ていく。The board region division processing unit 1 divides the board 10 based on region division instructions given by the wiring designer. A11a,
The zero-order wiring section data area allocation processing unit 3 that divides into flb and llc uses the wiring section data 12-1.12-2.12- stored in the board wiring section data storage section 2.
3. . . are sequentially extracted and assigned to the area containing the section data based on the position of the board of each section data.
例えば、配線区間データ１２−１．１２−２゜１２−３
は各々領域１１ ａ ＋ １ ｌ ｂ ＋ １１ ｃに
割り当てられ、配線区間データ１２−４は、２つの領域
１１ａ、ｌｌｂに割り当てられる。このように各領域に
割り当てられた配線区間データは、各領域に対応した領
域配線区間データ記憶部４−１゜４−２．４−３．・・
・に格納される。For example, wiring section data 12-1.12-2゜12-3
are respectively assigned to the regions 11a + 1 lb + 11c, and the wiring section data 12-4 is assigned to the two regions 11a and llb. The wiring section data allocated to each area in this way is stored in the area wiring section data storage unit 4-1, 4-2, 4-3.・・・
・It is stored in .
次いで、各領域に対応した対話型配ｌ１ｐｓ集処理部５
−１．５−２．５−３．・・・によって各領域内での配
線経路の決定、編集処理が行われる０例えば領域１１ａ
については、配線区間データ１２−１に対して、配線経
路データ１３−１が決定され、配線区間データ１２−４
に対して、領域１１ａに含まれる部分だけの配線経路デ
ータ１３−４が決定される。以下領域１１ｂ、ＩＩＣに
ついても同様に行われる。Next, the interactive distribution l1ps collection processing unit 5 corresponding to each area
-1.5-2.5-3. For example, area 11a where wiring route determination and editing processing within each area is performed by...
, the wiring route data 13-1 is determined for the wiring section data 12-1, and the wiring route data 12-4 is determined for the wiring section data 12-1.
In contrast, wiring route data 13-4 only for the portion included in the region 11a is determined. The same process is performed for the following areas 11b and IIC.
ここで、対話型配線編集処理部５−１．５−２゜５−３
．・・・は、各々グラフィックディスプレイタブレット
などから構成される独立した対話型の配ｍ編集機能を有
している。Here, the interactive wiring editing processing section 5-1.5-2゜5-3
．． ... each have an independent interactive layout editing function consisting of a graphic display tablet or the like.
このようにして各領域内で決定された配線経路データは
、各領域に対応した、領域配線経路データ記憶部６−１
．６−２．６−３．・・・に保存される０次いで、配線
経路データ併合処理部７によって領域配線経路データ記
憶部６−１．６−２゜６−３．・・・から配線経路デー
タが取り出され、併合されて基板配線経路データ記・冷
部８−１に格納される。最後に複数個の領域にまたがっ
た配線区間データに対し、各領域内で決定された配線経
路データをつなぎ合わせる処理が対話型配線編集処理部
９によって行われる０例えば、配線区間データ１２−４
に対し、領域１１ａ、ｌｌｂの中で各々決定された配線
経路データ１３−４ａと１３−４ｂは各領域の境界点１
４−１．１４−２の位置を基にして両方の配線経路デー
タがつなぎ合わされ１本の配線経路データ１３−４が作
成される。The wiring route data determined in each area in this manner is stored in the area wiring route data storage unit 6-1 corresponding to each area.
．． 6-2.6-3. . . . Next, the wiring route data merging processing unit 7 stores the area wiring route data storage unit 6-1, 6-2, 6-3. The wiring route data is taken out from . Finally, the interactive wiring editing processing unit 9 performs a process of connecting the wiring route data determined within each area with respect to the wiring section data spanning multiple areas. For example, wiring section data 12-4
On the other hand, the wiring route data 13-4a and 13-4b determined in the areas 11a and llb are the boundary point 1 of each area.
Both wiring route data are connected based on the positions of 4-1 and 14-2 to create one piece of wiring route data 13-4.
こうして、基板の全ての配線経路が決定され基板配線経
路データ記憶部８−２に格納される。第３図（ｃ）は、
各領域の配線経路データが併合され、かつ、領域間の接
続が完了した最終的な配線経路データを示している。In this way, all wiring routes on the board are determined and stored in the board wiring route data storage section 8-2. Figure 3(c) is
This shows final wiring route data in which the wiring route data of each area is merged and the connection between the areas is completed.
（発明の効果）
以上説明したように本発明は、１つの基板配線設計にお
いて基板を複数個の領域に分割して、各領域単位に対応
する配線経路編集処理を複数個のグラフィックディスプ
レイを用いて並列かつ独立に行うことができるようにす
ることにより、以下の効果がある。(Effects of the Invention) As explained above, the present invention divides a board into a plurality of regions in one board wiring design, and performs wiring route editing processing corresponding to each region using a plurality of graphic displays. The following effects can be achieved by allowing the operations to be performed in parallel and independently.
（１）大規模な基板、配線区間データが多い基板などの
配線設計を短期間で行うことができる。(1) Wiring design for large-scale boards, boards with a lot of wiring section data, etc. can be done in a short period of time.
（２）グラフィックディスプレイを用いた配線編集にお
いて、設計の対象となる基板の領域が小さくなるため、
表示領域の移動、再表示などの回数が減り、対話操作が
簡単になる。(2) When editing wiring using a graphic display, the area of the board targeted for design becomes smaller;
The number of times the display area must be moved and redisplayed is reduced, making interactive operations easier.
（３）配線経路編集処理が領域単位に独立して行われる
ために、ある領域での作業の障害が、他の領域の作業に
影響を与えないようになる。(3) Since wiring route editing processing is performed independently for each area, a failure in work in one area will not affect work in other areas.
第１図は本発明による配線編集処理方式の一実施例を示
す構成ブロック図、第２図は基板の領域分割図、第３図
は各領域単位の配線編集の過程図、第３図（ａ）は配線
区間データの分布図、第３図（ｂ）は領域単位の配線経
路データを示す図、第３図（ｃ）は基板の配線経路デー
タを示す図である。
１・・・基板領域分割処理部、２・・・基板配線区間デ
ータ記・冷部、３・・・配線区間データ領域割り当て処
理部、４−１．４−２．・・・４− ｎ・・・領域配線
区間データ記憶部、５−１．５−２．・・・５− ｎ・
・・対話型配線編集処理部、６−１．６−２．・・・６
− ｎ・・・領域配線経路データ記憶部、７・・・配線
経路データ併合処理部、８−１．８−２・・・基板配線
経路データ記憶部、９・・・対話型配線編集処理部、１
０・・・基板、１１ａ、１ ｌｂ、１１ｃｍ基板の分割
領域、１２−１．１２−２．・・・１２−５・・・配線
区間データ、１３−１．１３−２．１３−３．１３−４
゜１３−４ ａ、 １３−４ ｂ、 １３−５．
１３−５ ａ。
１３−５ｂ、 １３−５ｃ・・・配線経路データ、１４
−１．１４−２・・・配線経路データの領域境界点。FIG. 1 is a configuration block diagram showing an embodiment of the wiring editing processing method according to the present invention, FIG. 2 is a diagram of dividing the board into regions, FIG. ) is a distribution diagram of wiring section data, FIG. 3(b) is a diagram showing wiring route data in area units, and FIG. 3(c) is a diagram showing wiring route data of a board. 1... Board area division processing section, 2... Board wiring section data recording/cold section, 3... Wiring section data area allocation processing section, 4-1.4-2. ...4-n...Area wiring section data storage unit, 5-1.5-2. ...5-n・
...Interactive wiring editing processing section, 6-1.6-2. ...6
- n... Area wiring route data storage section, 7... Wiring route data merging processing section, 8-1.8-2... Board wiring route data storage section, 9... Interactive wiring editing processing section ,1
0... Substrate, 11a, 1 lb, 11 cm Substrate divided area, 12-1.12-2. ...12-5... Wiring section data, 13-1.13-2.13-3.13-4
゜13-4 a, 13-4 b, 13-5.
13-5 a. 13-5b, 13-5c... Wiring route data, 14
-1.14-2...Area boundary point of wiring route data.
Claims (1)
格納した基板配線区間データ記憶部と、基板を複数個の
領域に分割する基板領域分割処理部と、 前記配線区間データを、分割された基板の各領域に対し
、該配線区間データの基板上の位置を基準にして該配線
区間データが含まれる各領域に割り当てを行う配線区間
データ領域割り当て処理部と、 各領域単位に割り当てられた配線区間データを記憶する
複数個の領域配線区間データ記憶部と、各領域単位に、
配線区間データに対し配線経路の決定、編集をグラフィ
ックディスプレイを用いて対話型で行う複数個の対話型
配線編集処理部と、各領域単位に、配線経路が決定され
た配線経路データを格納する複数個の領域配線経路デー
タ記憶部と、 複数個の前記領域配線経路データ記憶部に格納された各
領域の配線経路データを併合する配線経路データ併合処
理部と、 併合された全ての領域の配線経路データを格納する基板
配線経路データ記憶部と、 複数個の領域にまたがった配線区間データに対し、各領
域単位に決定された配線経路データの接続および編集を
グラフィックディスプレイを用いて対話型で行う対話型
配線編集処理部とから構成され、１つの基板を複数個の
領域に分割して、各領域単位に対応した複数個のグラフ
ィックディスプレイを用いた対話型の配線経路編集処理
を並列かつ独立に行うことを特徴とする配線編集処理方
式。[Scope of Claims] A board wiring section data storage unit that stores all wiring section data on a wiring board to be designed; a board area division processing unit that divides the board into a plurality of regions; and the wiring section data. a wiring section data area allocation processing unit that allocates the wiring section data to each area of the divided board, based on the position of the wiring section data on the board, in each area; a plurality of area wiring section data storage units for storing wiring section data allocated to the area;
A plurality of interactive wiring editing processing units that interactively determine and edit wiring routes for wiring section data using a graphic display, and a plurality of interactive wiring editing processing units that store wiring route data with determined wiring routes for each area. a wiring route data merging processing unit that merges the wiring route data of each area stored in the plurality of area wiring route data storage units; and wiring routes of all the merged areas. A board wiring route data storage unit that stores data, and a dialog that uses a graphic display to interactively connect and edit the wiring route data determined for each area for wiring section data that spans multiple areas. It consists of a pattern wiring editing processing unit, which divides one board into multiple areas and performs interactive wiring route editing processing in parallel and independently using multiple graphic displays corresponding to each area unit. A wiring editing processing method characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045755A JPH02224182A (en) | 1989-02-27 | 1989-02-27 | Wiring edition processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045755A JPH02224182A (en) | 1989-02-27 | 1989-02-27 | Wiring edition processing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224182A true JPH02224182A (en) | 1990-09-06 |
Family
ID=12728115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1045755A Pending JPH02224182A (en) | 1989-02-27 | 1989-02-27 | Wiring edition processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224182A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06203108A (en) * | 1993-01-05 | 1994-07-22 | Nec Corp | Wiring layout processor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188772A (en) * | 1983-04-11 | 1984-10-26 | Nec Corp | Route retrieval and processing system |
| JPS62115572A (en) * | 1985-11-15 | 1987-05-27 | Canon Inc | Natural language processor |
-
1989
- 1989-02-27 JP JP1045755A patent/JPH02224182A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188772A (en) * | 1983-04-11 | 1984-10-26 | Nec Corp | Route retrieval and processing system |
| JPS62115572A (en) * | 1985-11-15 | 1987-05-27 | Canon Inc | Natural language processor |
Cited By (1)
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