JPH0221810Y2 - - Google Patents
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- Publication number
- JPH0221810Y2 JPH0221810Y2 JP1982001953U JP195382U JPH0221810Y2 JP H0221810 Y2 JPH0221810 Y2 JP H0221810Y2 JP 1982001953 U JP1982001953 U JP 1982001953U JP 195382 U JP195382 U JP 195382U JP H0221810 Y2 JPH0221810 Y2 JP H0221810Y2
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- JP
- Japan
- Prior art keywords
- power supply
- circuit
- power
- failure detection
- power failure
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- Expired
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- 238000001514 detection method Methods 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000007257 malfunction Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Emergency Protection Circuit Devices (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【考案の詳細な説明】
この考案は、電源の通電、遮断といつた過渡時
においても安定動作する接点出力回路に関する。
においても安定動作する接点出力回路に関する。
ところで、従来の接点出力回路は第１図に示す
ように、ラツチ回路１の出力（Q1，Q2，……）
をｎチヤネルのMOS型FET２のゲートＧで受
け、ソースＳと回路系のコモンＣとの間に順方向
に複数のダイオード４１，４２，……，４ｎを直
列に介挿すると共に、ドレインＤと電源＋Ｖとの
間に負荷としての抵抗３を介挿したオープンドレ
イン方式となつている。しかして、ラツチ回路１
はTTL（Transistor Transistor Logic）やＣ−
MOS（Complementary MOS）等で構成される
と共に、電源電圧＋Vccが印加されるようになつ
ている。そして、ラツチ回路１に対する入力
（D1，D2，……）はラツチ回路１で一旦ラツチさ
れた後に出力され、この出力（Q1，Q2.……）の
「Ｈ」レベル又は「Ｌ」レベルに応じてFET２が
オンオフ制御されるものである。かかる従来の接
点出力回路では、電源電圧＋Vccを通電又は遮断
する過程において、その印加電圧＋Vccがラツチ
回路１の安定動作を保証していない電圧を通過す
る場合、ｎチヤネルMOS型FET２のゲート電位
が上昇しても、ソース電位がゲート電位と同じか
ゲート電位より高ければMOS型FET２はオン状
態とならない。すなわち、複数のダイオード４
１，４２，……，４ｎの直列順方向電圧より小さ
い範囲でゲート電位（ラツチ出力電位）が上昇し
ても、MOS型FET２はオンとならず、印加電源
の過渡時における誤動作を除去することができ
た。しかしながら、かかる従来の接点出力回路で
は、オン状態での出力電圧が介挿したダイオード
の個数に相当する順方向電圧だけ上昇せしめら
れ、SN比が劣化すると共に、出力接点数が多い
場合など、各接点出力回路に多数のダイオードを
組込まねばならず装置が高価となる欠点を有して
いる。よつて、この考案の目的は、上述の如き欠
点を除去すると共に、印加電源の過渡時において
も誤動作しない接点出力回路を提供することにあ
る。
ように、ラツチ回路１の出力（Q1，Q2，……）
をｎチヤネルのMOS型FET２のゲートＧで受
け、ソースＳと回路系のコモンＣとの間に順方向
に複数のダイオード４１，４２，……，４ｎを直
列に介挿すると共に、ドレインＤと電源＋Ｖとの
間に負荷としての抵抗３を介挿したオープンドレ
イン方式となつている。しかして、ラツチ回路１
はTTL（Transistor Transistor Logic）やＣ−
MOS（Complementary MOS）等で構成される
と共に、電源電圧＋Vccが印加されるようになつ
ている。そして、ラツチ回路１に対する入力
（D1，D2，……）はラツチ回路１で一旦ラツチさ
れた後に出力され、この出力（Q1，Q2.……）の
「Ｈ」レベル又は「Ｌ」レベルに応じてFET２が
オンオフ制御されるものである。かかる従来の接
点出力回路では、電源電圧＋Vccを通電又は遮断
する過程において、その印加電圧＋Vccがラツチ
回路１の安定動作を保証していない電圧を通過す
る場合、ｎチヤネルMOS型FET２のゲート電位
が上昇しても、ソース電位がゲート電位と同じか
ゲート電位より高ければMOS型FET２はオン状
態とならない。すなわち、複数のダイオード４
１，４２，……，４ｎの直列順方向電圧より小さ
い範囲でゲート電位（ラツチ出力電位）が上昇し
ても、MOS型FET２はオンとならず、印加電源
の過渡時における誤動作を除去することができ
た。しかしながら、かかる従来の接点出力回路で
は、オン状態での出力電圧が介挿したダイオード
の個数に相当する順方向電圧だけ上昇せしめら
れ、SN比が劣化すると共に、出力接点数が多い
場合など、各接点出力回路に多数のダイオードを
組込まねばならず装置が高価となる欠点を有して
いる。よつて、この考案の目的は、上述の如き欠
点を除去すると共に、印加電源の過渡時において
も誤動作しない接点出力回路を提供することにあ
る。
以下にこの考案を説明する。
この考案は第１図に示すように、ラツチ回路１
の出力（Q1，Q2，……）に半導体スイツチング
素子の一例であるｎチヤンネルMOS型FET２を
接続してドライブするようにした従来の接点出力
回路を改良し、第２図に示す如く電源電圧の状態
を監視するラツチ回路１に接続された停電検出器
６と、ラツチ回路１及びｎチヤンネルMOS型
FET２の間に介挿された論理素子の一例である
Ｃ−MOS論理素子５と、このＣ−MOS論理素子
５の電源系統を制御するための停電検出器６に接
続された電源切換器１３とを具え、停電検出器６
で入力される電源断及び電源通電信号を検出する
ことにより電源切換器１３でＣ−MOS論理素子
５の電源系統を切換え、印加電源の過渡時におけ
るラツチ回路１の誤動作を防止するようにしたも
のである。これは、電源断状態の場合、ｎチヤネ
ルMOS型FET２のゲート電位ＧをＣ−MOS論理
素子５及び電源切換器１３を介して回路系のコモ
ンに接続せしめ、ゲート電位Ｇがソース電位Ｓと
同じかソース電位より低ければMOS型FETはオ
ンしないことに基くものである。
の出力（Q1，Q2，……）に半導体スイツチング
素子の一例であるｎチヤンネルMOS型FET２を
接続してドライブするようにした従来の接点出力
回路を改良し、第２図に示す如く電源電圧の状態
を監視するラツチ回路１に接続された停電検出器
６と、ラツチ回路１及びｎチヤンネルMOS型
FET２の間に介挿された論理素子の一例である
Ｃ−MOS論理素子５と、このＣ−MOS論理素子
５の電源系統を制御するための停電検出器６に接
続された電源切換器１３とを具え、停電検出器６
で入力される電源断及び電源通電信号を検出する
ことにより電源切換器１３でＣ−MOS論理素子
５の電源系統を切換え、印加電源の過渡時におけ
るラツチ回路１の誤動作を防止するようにしたも
のである。これは、電源断状態の場合、ｎチヤネ
ルMOS型FET２のゲート電位ＧをＣ−MOS論理
素子５及び電源切換器１３を介して回路系のコモ
ンに接続せしめ、ゲート電位Ｇがソース電位Ｓと
同じかソース電位より低ければMOS型FETはオ
ンしないことに基くものである。
しかして、第２図の如く電源断信号が停
電検出回路６を介してラツチ回路１のクリア端子
CRに入力れると共に、トランジスタ９を介して
リレー等で構成された電源切換器１３に入力され
る場合、電源断の状態では信号＝「Ｌ」レベ
ルとなり、Ｃ−MOS論理素子５の電源系統が電
源切換器１３のｂ接点により回路系のコモンＣに
接続される。よつて、ラツチ回路１の出力が変動
しても、ゲート電位ＧはＣ−MOS論理素子５に
より完全にカツトオフされ、MOS型FET２はオ
ンとならない。また、通電状態では信号＝
「Ｈ」レベルとなり、ラツチ回路１のリセツト状
態が解除されると共に、停電検出回路６の出力が
「Ｈ」となるので、トランジスタ９を介して電源
切換器１３が駆動されると共に、Ｃ−MOS論理
素子５には電源電圧＋Vccが供給されて作動可能
な状態にセツトされ、ラツチ回路１の出力Ｑのレ
ベルに応じてMOS型FET２がオン・オフ制御さ
れる。
電検出回路６を介してラツチ回路１のクリア端子
CRに入力れると共に、トランジスタ９を介して
リレー等で構成された電源切換器１３に入力され
る場合、電源断の状態では信号＝「Ｌ」レベ
ルとなり、Ｃ−MOS論理素子５の電源系統が電
源切換器１３のｂ接点により回路系のコモンＣに
接続される。よつて、ラツチ回路１の出力が変動
しても、ゲート電位ＧはＣ−MOS論理素子５に
より完全にカツトオフされ、MOS型FET２はオ
ンとならない。また、通電状態では信号＝
「Ｈ」レベルとなり、ラツチ回路１のリセツト状
態が解除されると共に、停電検出回路６の出力が
「Ｈ」となるので、トランジスタ９を介して電源
切換器１３が駆動されると共に、Ｃ−MOS論理
素子５には電源電圧＋Vccが供給されて作動可能
な状態にセツトされ、ラツチ回路１の出力Ｑのレ
ベルに応じてMOS型FET２がオン・オフ制御さ
れる。
しかして、MOS型FET２のソースＳは直接回
路系のコモンＣに接続されているので、オン状態
の出力電圧はほとんど回路系のコモン電位と等し
くなり、従来介挿していたダイオードの順方向電
圧に相当する電位だけ出力電圧のダイナミツクレ
ンジを拡大できると共に、電源断信号により印加
電源の過渡時におけるラツチ回路１の誤動作を除
去することができる。
路系のコモンＣに接続されているので、オン状態
の出力電圧はほとんど回路系のコモン電位と等し
くなり、従来介挿していたダイオードの順方向電
圧に相当する電位だけ出力電圧のダイナミツクレ
ンジを拡大できると共に、電源断信号により印加
電源の過渡時におけるラツチ回路１の誤動作を除
去することができる。
なお、上述の説明では半導体スイツチング素子
としてｎチヤネルMOS型FETを使用する例を示
したが、第３図に示すように２個のnpnトランジ
スタを組合せて同様に使用することもできる。ま
た、上述の説明では電源切換器としてリレーを使
用する例を示したが、半導体切換回路を使用して
も同様の電源切換動作により多数の接点出力回路
の電源系統をオン・オフ制御できる。さらにま
た、ラツチ回路と半導体スイツチング素子との間
に介挿するＣ−MOS論理素子５は、第４図Ｂに
示すように入力信号端子Tiと電源Vccとの間にダ
イオードＤが介挿された構造では、電源断の状態
において誤動作をする場合があるので、同図Ａに
示すように入力信号端子Tiと電源Vccとの間は完
全に絶縁された構造の素子が望ましい。
としてｎチヤネルMOS型FETを使用する例を示
したが、第３図に示すように２個のnpnトランジ
スタを組合せて同様に使用することもできる。ま
た、上述の説明では電源切換器としてリレーを使
用する例を示したが、半導体切換回路を使用して
も同様の電源切換動作により多数の接点出力回路
の電源系統をオン・オフ制御できる。さらにま
た、ラツチ回路と半導体スイツチング素子との間
に介挿するＣ−MOS論理素子５は、第４図Ｂに
示すように入力信号端子Tiと電源Vccとの間にダ
イオードＤが介挿された構造では、電源断の状態
において誤動作をする場合があるので、同図Ａに
示すように入力信号端子Tiと電源Vccとの間は完
全に絶縁された構造の素子が望ましい。
以上のようにこの考案の接点出力回路は、電源
断信号を検出して作動する電源切換器を備えてい
るので、簡単な構成で電源過渡時における誤動作
を確実に防止することができる利点を有する。
断信号を検出して作動する電源切換器を備えてい
るので、簡単な構成で電源過渡時における誤動作
を確実に防止することができる利点を有する。
なお、上述の説明では論理素子５はＣ−MOS
として説明したが、Ｃ−MOS論理素子に限定さ
れるものではない。また、必らずしも電源断時に
論理素子の電源系統をコモンに接続する必要はな
く、単に電源を遮断するだけでも良い。
として説明したが、Ｃ−MOS論理素子に限定さ
れるものではない。また、必らずしも電源断時に
論理素子の電源系統をコモンに接続する必要はな
く、単に電源を遮断するだけでも良い。
第１図は従来の接点出力回路の一例を示す回路
図、第２図はこの考案の一実施例を示す回路図、
第３図はこの考案で使用する半導体スイツチング
素子の他の構造例を示す図、第４図Ａ，Ｂはそれ
ぞれＣ−MOS論理素子の構造を示す図である。 １……ラツチ回路、２……ｎチヤネルMOS型
FET、５……Ｃ−MOS論理素子、６……停電検
出回路、１３……電源切換器。
図、第２図はこの考案の一実施例を示す回路図、
第３図はこの考案で使用する半導体スイツチング
素子の他の構造例を示す図、第４図Ａ，Ｂはそれ
ぞれＣ−MOS論理素子の構造を示す図である。 １……ラツチ回路、２……ｎチヤネルMOS型
FET、５……Ｃ−MOS論理素子、６……停電検
出回路、１３……電源切換器。
Claims (1)
- ラツチ回路の出力に半導体スイツチング素子を
接続してドライブするようにした接点出力回路に
おいて、電源電圧の状態を監視する前記ラツチ回
路に接続された停電検出回路と、前記ラツチ回路
と前記半導体スイツチング素子との間に介挿され
た論理素子と、前記論理素子の電源系統を制御す
るための前記停電検出回路に接続された電源切換
器とを具え、前記停電検出回路に電源断信号が入
力された場合には、前記論理素子の電源系統を遮
断し、前記停電検出回路に電源通電信号が入力さ
れた場合には、前記論理素子の電源系統を前記電
源切換器を介して回路系の供給電源に接続せしめ
るようにしたことを特徴とする接点出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP195382U JPS58107630U (ja) | 1982-01-11 | 1982-01-11 | 接点出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP195382U JPS58107630U (ja) | 1982-01-11 | 1982-01-11 | 接点出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58107630U JPS58107630U (ja) | 1983-07-22 |
| JPH0221810Y2 true JPH0221810Y2 (ja) | 1990-06-12 |
Family
ID=30014944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP195382U Granted JPS58107630U (ja) | 1982-01-11 | 1982-01-11 | 接点出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107630U (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5058547A (ja) * | 1973-09-22 | 1975-05-21 | ||
| JPS52117025A (en) * | 1976-03-29 | 1977-10-01 | Toshiba Corp | Electric power unit of digital circuit |
| JPS5525561U (ja) * | 1978-08-09 | 1980-02-19 |
-
1982
- 1982-01-11 JP JP195382U patent/JPS58107630U/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5058547A (ja) * | 1973-09-22 | 1975-05-21 | ||
| JPS52117025A (en) * | 1976-03-29 | 1977-10-01 | Toshiba Corp | Electric power unit of digital circuit |
| JPS5525561U (ja) * | 1978-08-09 | 1980-02-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58107630U (ja) | 1983-07-22 |
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