JPH02209009A - タイミング保持回路 - Google Patents
タイミング保持回路Info
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- JPH02209009A JPH02209009A JP3031889A JP3031889A JPH02209009A JP H02209009 A JPH02209009 A JP H02209009A JP 3031889 A JP3031889 A JP 3031889A JP 3031889 A JP3031889 A JP 3031889A JP H02209009 A JPH02209009 A JP H02209009A
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- Japan
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- output
- buffer
- timing
- signal
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- 239000000872 buffer Substances 0.000 claims abstract description 56
- 230000002457 bidirectional effect Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
出力する信号に一定の位相関係を保持することが必要な
出力制御を行う回路に関し、 外部負荷の容量の変動したときに、両出力の位相差を常
に一定に保つ回路を提供することを目的とし、 入力信号を第一出力バソファを介して出力Ａとして第一
外部負荷に供給し、かつ前記の出力Ａを帰還し第二出力
バッファを介して他の第二外部負荷に出力Ｂとして供給
し、前記の出力へと出力Ｂの間に或る一定の位相差をも
たせて出力する回路ブロックにおいて、前記第一の出力
バッファと第二出力バッファの両回路の間に、前記第一
外部負荷の負荷容量の影響を受けて或る遅延を有する出
力Ａを帰還して取り込み、かつ前記出力への波形の確定
するまでの時間と同一の遅延量を附加したタイミングを
有する信号を生成し、該タイミング信号を前記第二出力
バッファを介して前記第二外部負荷に出力Ｂとして出力
するタイミング生成手段を設け、前記の出力Ａと出力Ｂ
の間の位相が常に一定に保持するように構成する。
出力制御を行う回路に関し、 外部負荷の容量の変動したときに、両出力の位相差を常
に一定に保つ回路を提供することを目的とし、 入力信号を第一出力バソファを介して出力Ａとして第一
外部負荷に供給し、かつ前記の出力Ａを帰還し第二出力
バッファを介して他の第二外部負荷に出力Ｂとして供給
し、前記の出力へと出力Ｂの間に或る一定の位相差をも
たせて出力する回路ブロックにおいて、前記第一の出力
バッファと第二出力バッファの両回路の間に、前記第一
外部負荷の負荷容量の影響を受けて或る遅延を有する出
力Ａを帰還して取り込み、かつ前記出力への波形の確定
するまでの時間と同一の遅延量を附加したタイミングを
有する信号を生成し、該タイミング信号を前記第二出力
バッファを介して前記第二外部負荷に出力Ｂとして出力
するタイミング生成手段を設け、前記の出力Ａと出力Ｂ
の間の位相が常に一定に保持するように構成する。
本発明は、出力する信号に一定の位相関係を保持するこ
とが必要な出力制御を行う回路に関する。
とが必要な出力制御を行う回路に関する。
第４図は従来の一実施例の構成を示す図である。
図中、１は例えば大規模集積回路からなる回路ブロック
であり、第一出力バッファ２、第二出力バッファ５、及
び遅延素子７よりなっている。また３は第一外部負荷、
６は第二外部負荷、なお７は遅延素子である。
であり、第一出力バッファ２、第二出力バッファ５、及
び遅延素子７よりなっている。また３は第一外部負荷、
６は第二外部負荷、なお７は遅延素子である。
回路ブロック１の内部の或る第一出力バッフ１２からの
出力Ａと、他の出力バッファである第二出力バッファ５
からの出力Ｂとの位相差の関係は、第一外部負荷３およ
び第二外部負荷６の遅延量のバラツキによりそれぞれ変
化する。この出力Ａと出力Ｂとの位相関係を常に一定に
維持するように遅延量を補償することが、該回路ブロッ
ク１の動作安定の確保の為に必要となることがある。こ
のため従来の回路では第一出力バッファ２に入力する信
号を分岐して一定の遅延量を有する遅延素子７に加え、
遅延素子７により出力Ａを基準にしてて予め必要とする
或る一定の位相遅延量が得られるように出力Ｂの位相設
定を行い、出力Ａと一定の位相差を有する出力Ｂを生成
し、該位相設定された出力Ｂを第二外部負荷に供給する
ようにしている。
出力Ａと、他の出力バッファである第二出力バッファ５
からの出力Ｂとの位相差の関係は、第一外部負荷３およ
び第二外部負荷６の遅延量のバラツキによりそれぞれ変
化する。この出力Ａと出力Ｂとの位相関係を常に一定に
維持するように遅延量を補償することが、該回路ブロッ
ク１の動作安定の確保の為に必要となることがある。こ
のため従来の回路では第一出力バッファ２に入力する信
号を分岐して一定の遅延量を有する遅延素子７に加え、
遅延素子７により出力Ａを基準にしてて予め必要とする
或る一定の位相遅延量が得られるように出力Ｂの位相設
定を行い、出力Ａと一定の位相差を有する出力Ｂを生成
し、該位相設定された出力Ｂを第二外部負荷に供給する
ようにしている。
従って、それぞれの外部負荷容量が変動して設定値と異
なったような場合には、出力Ａと出力Ｂのタイミングも
それに応じて変化するようになり、このため両信号の位
相差を一定に維持できな（なるという問題があった。
なったような場合には、出力Ａと出力Ｂのタイミングも
それに応じて変化するようになり、このため両信号の位
相差を一定に維持できな（なるという問題があった。
本発明は、外部負荷の容量の変動したときに、再出力の
位相差を常に一定に保持する回路を提供することを目的
とする。
位相差を常に一定に保持する回路を提供することを目的
とする。
第１図は本発明の原理構成を示す図である。
図中、２は第一出力バソファであり、入力する（Ｐ。
号を増幅し、出力Ａとして第一外部負荷３に供給するも
の、５は第二出力バッファであり、入力する信号を増幅
して出力Ｂとして第一外部負荷３に供給するもの、４は
タイミング生成手段であり、前記第一の出力バッファ２
と第二出力バッファ５の両回路の間に設け、前記第一外
部負荷３の負荷容量の影響を受けて或る遅延を有する出
力Ａを帰還して取り込み、かつ前記出力Ａの波形の確定
までの時間と同一の遅延量を附加したタイミングを有す
る信号を生成し前記第二出力バッファ５を介して出力Ｂ
として前記第二外部負荷６に出力するものである。
の、５は第二出力バッファであり、入力する信号を増幅
して出力Ｂとして第一外部負荷３に供給するもの、４は
タイミング生成手段であり、前記第一の出力バッファ２
と第二出力バッファ５の両回路の間に設け、前記第一外
部負荷３の負荷容量の影響を受けて或る遅延を有する出
力Ａを帰還して取り込み、かつ前記出力Ａの波形の確定
までの時間と同一の遅延量を附加したタイミングを有す
る信号を生成し前記第二出力バッファ５を介して出力Ｂ
として前記第二外部負荷６に出力するものである。
このタイミング生成手段４では、前記の出力Ａと出力Ｂ
の間の位相を一定に保持するように出力Ａの遅延量と同
量の遅延を加えて前記の出力Ａと出力Ｂの間の位相を常
に一定に保つように構成するものである。
の間の位相を一定に保持するように出力Ａの遅延量と同
量の遅延を加えて前記の出力Ａと出力Ｂの間の位相を常
に一定に保つように構成するものである。
本発明では゛、第１図に示す如く第一外部負荷３の負荷
容量による影響を受は遅延を有した第−出力バッファ２
からの出力Ａをタイミング生成手段４の内部に取り込み
、該タイミング生成手段４により第二出力バッファ５を
介して出力される出力Ｂと前記出力Ａの二つの出力の位
相差が第一外部負荷３の負荷容量が変化した場合におい
ても一定に保つように制御を行っている。
容量による影響を受は遅延を有した第−出力バッファ２
からの出力Ａをタイミング生成手段４の内部に取り込み
、該タイミング生成手段４により第二出力バッファ５を
介して出力される出力Ｂと前記出力Ａの二つの出力の位
相差が第一外部負荷３の負荷容量が変化した場合におい
ても一定に保つように制御を行っている。
従って第一外部負荷３の負荷容量が変化した場合でも、
常に一定の位相関係を保持することが可能となる。
常に一定の位相関係を保持することが可能となる。
第２図は本発明の一実施例の回路構成を示す図である。
図中、１は大規模集積回路からなる回路ブロックであり
、第一双方向バッファ１１、第二双方向バッファ１２、
第一タイミング生成部１３、第二タイミング生成部１４
、第一出力バッファ１５、第二出力バッファ１６からな
っている。なお１７．１８．１９及び２０は外部負荷と
してダイナミックランダムアクセスメモリ （以下ＤＲ
ＡＭと称す）である。
、第一双方向バッファ１１、第二双方向バッファ１２、
第一タイミング生成部１３、第二タイミング生成部１４
、第一出力バッファ１５、第二出力バッファ１６からな
っている。なお１７．１８．１９及び２０は外部負荷と
してダイナミックランダムアクセスメモリ （以下ＤＲ
ＡＭと称す）である。
或る入力信号が第一双方向バッファ１１に入力しており
、制御信号が第一双方向バッファ１１に入力したときの
第一双方向バッファ１１の出力は、例えばアドレスを指
定する信号としてＤＲＡＭ１７とＤＲＡＭｌＢにそれぞ
れ加えられる。更に第一双方向バッファ１１の出力を分
岐した出力は、第二双方向バッファ１２を介して第一タ
イミング生成部１３と第二タイミング生成部１４にもそ
れぞれ加えられている。また選択信号Ａは第一タイミン
グ生成部に、選択信号Ｂは第二タイミング生成部１４に
入力している。
、制御信号が第一双方向バッファ１１に入力したときの
第一双方向バッファ１１の出力は、例えばアドレスを指
定する信号としてＤＲＡＭ１７とＤＲＡＭｌＢにそれぞ
れ加えられる。更に第一双方向バッファ１１の出力を分
岐した出力は、第二双方向バッファ１２を介して第一タ
イミング生成部１３と第二タイミング生成部１４にもそ
れぞれ加えられている。また選択信号Ａは第一タイミン
グ生成部に、選択信号Ｂは第二タイミング生成部１４に
入力している。
第一双方向バッファ１１の出力が変動して或る遅延量が
生じ、前記酸る遅延量の生じた出力が第二双方向バッフ
ァ１２を介して第一タイミング生成部１３及び第二タイ
ミング生成部１４に加わるときに、該第−タイミング生
成部１３及び第二タイミング生成部１４は該遅延量と同
一の遅延量を補償したタイミング信号を生成して出力す
る。そしてこの遅延量が補償されたタイミング信号は、
選択信号Ａまたは選択信号Ｂにより選択されて、それぞ
れの第一出力バッファ１５及び第二出力バッファ１６を
通って、第一出力バッファ１５の出力はＤＲＡＭ１７と
ＤＲＡＭｌＢに、また第二出力バッファ１６の出力はＤ
ＲＡＭ１９とＤＲＡＭ２０に加えられる。
生じ、前記酸る遅延量の生じた出力が第二双方向バッフ
ァ１２を介して第一タイミング生成部１３及び第二タイ
ミング生成部１４に加わるときに、該第−タイミング生
成部１３及び第二タイミング生成部１４は該遅延量と同
一の遅延量を補償したタイミング信号を生成して出力す
る。そしてこの遅延量が補償されたタイミング信号は、
選択信号Ａまたは選択信号Ｂにより選択されて、それぞ
れの第一出力バッファ１５及び第二出力バッファ１６を
通って、第一出力バッファ１５の出力はＤＲＡＭ１７と
ＤＲＡＭｌＢに、また第二出力バッファ１６の出力はＤ
ＲＡＭ１９とＤＲＡＭ２０に加えられる。
この第一タイミング生成部１３及び第二タイミング生成
部１４の入力信号は、前記したように第一双方向バッフ
ァ１１からの帰還出力であり、勿論外部負荷であるＤＲ
ＡＭ１７．ＤＲＡＭｌＢ、ＤＲＡＭ１９゜Ｄ ＲＡ Ｍ
２Ｏの影響を補償した信号であるため、選択信号Ａおよ
び選択信号Ｂに制御されて出力する第一出力バッファ１
５と第二出力バッファ１６の百出力もまたＤＲＡＭ１７
．ＤＲＡＭｌＢ、ＤＲＡＭ１９゜Ｄ ＲＡ Ｍ２Ｏの影
響を補償した出力となる。この結果、第一双方向バッフ
ァ１１の出力である点（ａｌの出力と、第一出力バソフ
ァの出力である点（ｂｌの出力および第二出力バッファ
１６の出力である点（Ｃ）の出力との各々の相互の位相
関係は常に一定に保たれるようになる。従って第一負荷
容量３による位相遅延量のバラツキを補正した出力（１
１）と出力（Ｃ）が得られるようになる。
部１４の入力信号は、前記したように第一双方向バッフ
ァ１１からの帰還出力であり、勿論外部負荷であるＤＲ
ＡＭ１７．ＤＲＡＭｌＢ、ＤＲＡＭ１９゜Ｄ ＲＡ Ｍ
２Ｏの影響を補償した信号であるため、選択信号Ａおよ
び選択信号Ｂに制御されて出力する第一出力バッファ１
５と第二出力バッファ１６の百出力もまたＤＲＡＭ１７
．ＤＲＡＭｌＢ、ＤＲＡＭ１９゜Ｄ ＲＡ Ｍ２Ｏの影
響を補償した出力となる。この結果、第一双方向バッフ
ァ１１の出力である点（ａｌの出力と、第一出力バソフ
ァの出力である点（ｂｌの出力および第二出力バッファ
１６の出力である点（Ｃ）の出力との各々の相互の位相
関係は常に一定に保たれるようになる。従って第一負荷
容量３による位相遅延量のバラツキを補正した出力（１
１）と出力（Ｃ）が得られるようになる。
第３図は本発明のタイムチャートを示す図である。図中
（ａ）は第一双方向バッファ１１の出力、また（ｂｌは
第一出力バッファ１５の出力、なお（Ｃ１ば第二出力バ
ッファ１６の出力をそれぞれ示す。この出力（ａｌと出
力（ｂｌとの間の位相遅延量はｔ、の一定の値であり、
また出力（ａ）と出力（Ｃ１との間の位相遅延量はｔＩ
ｌの一定の値である。
（ａ）は第一双方向バッファ１１の出力、また（ｂｌは
第一出力バッファ１５の出力、なお（Ｃ１ば第二出力バ
ッファ１６の出力をそれぞれ示す。この出力（ａｌと出
力（ｂｌとの間の位相遅延量はｔ、の一定の値であり、
また出力（ａ）と出力（Ｃ１との間の位相遅延量はｔＩ
ｌの一定の値である。
いま出力（ａ）が、外部負荷であるＤＲＡＭ１７及びＤ
ＲＡＭｌＢへの配線等の影響により波形の確定までに■
の点から■の点までの時間のΔｔを要したとすると、第
一タイミング生成部Ｉ３の動作により第一出力バッファ
１５の出力（ｂｌは、■の点からＬＡ＋Δｔを遅延した
■の点において出力は確定するようになる。この結果、
出力（ａ）の確定する点■と出力（ｂ）の波形の確定す
る点■の点の位相遅延量は常に一定の時間ｔ、に保たれ
るようになる。同様に第二出力バッファ１６の出力［Ｃ
）もまた第二タイミング生成部１４に制御されて■の点
から一定の時間りだけ位相遅延量をもつ■の点において
出力（Ｃ）は確定するようになる。
ＲＡＭｌＢへの配線等の影響により波形の確定までに■
の点から■の点までの時間のΔｔを要したとすると、第
一タイミング生成部Ｉ３の動作により第一出力バッファ
１５の出力（ｂｌは、■の点からＬＡ＋Δｔを遅延した
■の点において出力は確定するようになる。この結果、
出力（ａ）の確定する点■と出力（ｂ）の波形の確定す
る点■の点の位相遅延量は常に一定の時間ｔ、に保たれ
るようになる。同様に第二出力バッファ１６の出力［Ｃ
）もまた第二タイミング生成部１４に制御されて■の点
から一定の時間りだけ位相遅延量をもつ■の点において
出力（Ｃ）は確定するようになる。
以上の説明から明らかなように本発明によれば、外部負
荷の容量が変化した場合でも、その負荷容量による遅延
を回路内部に取り込み各出力に同一の遅延を加えること
が出来る。この結果常に一定の位相関係を持ち出力され
ることが必要な信号において、外部負荷容量が変化した
としても位相関係を一定に保ち出力することが可能とな
る。
荷の容量が変化した場合でも、その負荷容量による遅延
を回路内部に取り込み各出力に同一の遅延を加えること
が出来る。この結果常に一定の位相関係を持ち出力され
ることが必要な信号において、外部負荷容量が変化した
としても位相関係を一定に保ち出力することが可能とな
る。
第１図は本発明の原理構成を示す回路図、第２図は本発
明の一実施例の回路構成を示す図、第３図は本発明のタ
イムチャートを示す図、第４図は従来の回路構成の一例
を示す図、である。 図において、 ｌは回路ブロック、 ２は第一出力バソファ、 ３は第一外部負荷、 ４はタイミング生成手段、 ５は第二出力バッファ、 ６は第二外部負荷、 を示す。 本発叫の原理構成゛を木７の 第１図
明の一実施例の回路構成を示す図、第３図は本発明のタ
イムチャートを示す図、第４図は従来の回路構成の一例
を示す図、である。 図において、 ｌは回路ブロック、 ２は第一出力バソファ、 ３は第一外部負荷、 ４はタイミング生成手段、 ５は第二出力バッファ、 ６は第二外部負荷、 を示す。 本発叫の原理構成゛を木７の 第１図
Claims (1)
- 【特許請求の範囲】 入力信号を第一出力バッファ（２）を介して出力Ａと
して第一外部負荷（３）に供給し、かつ前記の出力Ａを
帰還し第二出力バッファ（５）を介して他の第二外部負
荷（６）に出力Ｂとして供給し、前記の出力Ａと出力Ｂ
の間に或る一定の位相差をもたせて出力する回路ブロッ
ク（１）において、前記第一の出力バッファ（２）と第
二出力バッファ（５）の両回路の間に、前記第一外部負
荷（３）の負荷容量の影響を受けて或る遅延を有する出
力Ａを帰還して取り込み、かつ前記出力Ａの波形の確定
するまでの時間と同一の遅延量を附加したタイミングを
有する信号を生成し、該タイミング信号を前記第二出力
バッファ（５）を介して前記第二外部負荷（６）に出力
Ｂとして出力するタイミング生成手段（４）を設け、 前記の出力Ａと出力Ｂの間の位相が常に一定に保持する
ようにした事を特徴とするタイミング保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3031889A JPH02209009A (ja) | 1989-02-08 | 1989-02-08 | タイミング保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3031889A JPH02209009A (ja) | 1989-02-08 | 1989-02-08 | タイミング保持回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02209009A true JPH02209009A (ja) | 1990-08-20 |
Family
ID=12300448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3031889A Pending JPH02209009A (ja) | 1989-02-08 | 1989-02-08 | タイミング保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02209009A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4957740A (ja) * | 1972-10-02 | 1974-06-05 |
-
1989
- 1989-02-08 JP JP3031889A patent/JPH02209009A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4957740A (ja) * | 1972-10-02 | 1974-06-05 |
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