JPH02208723A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は情報処理装置に関する。

〔従来の技術〕

従来の情報処理装置では、分岐命令で分岐するか否かの
判定は分岐命令の直前の命令の処理が終了してから行な
っていた。特に先行制御手段を有している情報処理装置
では、分岐命令で分岐が成立するか否かを予測し、一方
向を選択し、先行制御を続ける。そして分岐命令の直前
の命令の全ビット処理を行ない、その結果の状態から分
岐が成立するか否かを判定し、もし先行制御手段の分岐
の予測と同じだったならば、そのまま処理を続け、違っ
ていたならば分岐命令より後に先取りした命令の処理を
抑止する分岐判定信号を先行制御手段に出力して予測し
た分岐方向と逆の方向の命令列の先取りを行なうことを
先行制御手段に指示していた。

〔発明が解決しようとする課題〕

上述した従来の情報処理装置では、加減算処理が全ビッ
ト終了してから分岐が成立したか否かの判定を行なうた
め、先行制御手段の分岐予測が失敗した場合、分岐判定
信号を出力することが遅くなり、予測した方向と逆の方
向の命令列の先取りを行なうことを先行制御手段へ指示
することが遅れ、分岐命令の処理が遅くなるという欠点
がある。

〔課題を解決するための手段〕

本発明の情報処理装置は、命令の先行制御手段と加減算
処理を行なう演算処理手段を有し、かつ前記加減算命令
の実行結果の状態により分岐の成立または不成立の判定
を行ない分岐処理を実行する分岐命令を有する情報処理
装置において、前記加減算命令のオペランドとなるデー
タの上位ビットを入力として加減算を行なう桁上げ入力
なし加算手段と、前記桁上げ入力なし加算手段と同一の
入力により加減算を行ない、さらにその最下位ビットに
１を加算した結果を出力する桁上げ入力有り加算手段と
、前記桁上げ入力なし加算手段と前記桁上げ入力有り加
算手段による加算結果を比較し、等しい場合、その加算
結果を用いて後続する分岐命令の分岐の成立または不成
立の判定を行なう分岐判定手段を有している。

〔作　用〕

２ワードの加算を１ワードの加算器を使フて処理する場
合、始めに下位！ワードの加算を行ない、次のサイクル
に下位１ワードからでた桁上げと、上位１ワードの加算
を行なう。これをまともにやると２サイクルかかって始
めて２ワードの最上位からの桁上げが判定できる。それ
をできるだけ１サイクルで最上位からの桁上げを判定し
ようと考えた時、２ワードのデータの上位の一部の加算
を、一方には桁上げ０を入力し、他方には桁上げ１を入
力し、結果が一致することを確認できれば下位からの桁
上げ入力の有／無にかかわらず上位の一部の加算は同じ
結果になるので下位側の桁上げを待たなくてもよく、最
初の１サイクル目で最上位の桁上げを判定することがで
きる。

（実施例） 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の情報処理装置の一実施例のブロック図
である。

先行制御回路１は命令とオペランドの先取りを行なう。

オペランドレジスタ２にはオペランド１の上位シングル
ワード、オペランドレジスタ３にはオペランド１の下位
シングルワード、オペランドレジスタ４にはオペランド
２の上位シングルワード、オペランドレジスタ５にはオ
ペランド２の下位シングルワードがそれぞれセットされ
る。

オペランドセレクタ６はオペランドレジスタ２と３のど
ちらか一方を選択し、オペランドセレクタ７はオペラン
ドレジスタ４と５のどちらか一方を選択し出力する。加
算回路８はセレクタ６と７の出力（シングルワード）の
加算を行なう。キャリーレジスタ９は加算回路８の桁上
げ出力がセットされ、ダブルワードの加算の場合、上位
シングルワードの加算をするとき桁上げ入力として加算
回路８に出力される。結果レジスタ１０には上位シング
ルワードの加算結果がセットされ、結果レジスタ１１に
は下位シングルワードの加算結果がセットされる。加算
回路１２はオペランドレジスタ２と４の上位の一部のデ
ータが入力され加算を行ない桁上げを出力する。加算回
路１３は加算回路１２と同じデータが入力され、さらに
最下位ビットに１を加算した加算を行ない、桁上げを出
力する。比較回路１４は加算回路１２の桁上げ出力と加
算回路１３の桁上げ出力を比較し、等しかった場合、比
較一致信号を出力する。キャリーインジケータ１５は演
算結果に桁上げがあった場合に”Ｉ”がセットされる。

分岐制御レジスタ１８．１９は先行制御回路１より分岐
命令の分岐予測情報と分岐命令のタイプを指定する情報
がセットされる。分岐回路１６は分岐するか比かを判定
する回路である。予測判定回路１７は先行制御回路１が
分岐予測した方向と実際の分岐の方向を比較し、先行制
御回路１に分岐判定信号を出力する。

次に、本実施例の動作について説明する。例として処理
される命令列は加算命令、分岐命令と続く命令列で加算
命令はダブルワード輻の加算を行ない、分岐命令はキャ
リーインジケータ１５が”１”の場合分岐して、”０”
の場合分岐しない命令とする。第２図は、このような命
令列を処理する場合のパイプラインのタイムチャートで
ある。ここで、Ｄサイクルは命令デコード、Ａサイクル
は仮想アドレス作成、Ｐサイクルはベージング、Ｃサイ
クルはキャッシュ読出し、Ｅサイクルは演算処理、Ｗサ
イクルはメモリ等への書込みを行なうサイクルである。

始めに、加算命令のり、Ａ、Ｐサイクルが先行制御回路
！により処理され、Ｃサイクルにオペランドレジスタ２
，３，４．５にそれぞれオペランド１データの上位シン
グルワード、下位シングルワード、オペランド２の上位
シングルワード、下位シングルワードがセットされる。

次に、Ｅ１サイクルにおいてオペランドセレクタ６．７
はそれぞれオペランドレジスタ３．５の出力を選択し、
加算回路８に出力する。加算回路８は、オペランドセレ
クタ６．７の出力を加算し、結果を結果レジスタ！！に
出力し、桁上げをキャリーレジスタ９にセットする。次
に、Ｅ２サイクルにおいて、オペランドセレクタ６．７
はそれぞれオペランドレジスタ２．４の出力を選択し、
加算回路８に出力する。加算回路８は、キャリーレジス
タ９の内容を桁上げ入力としてオペランドセレクタ６．
７の出力を加算し、結果を結果レジスタ１０に出力する
。一方、Ｅ、サイクルに加算回路１２は、オペランドレ
ジスタ２の上位の一部のデータとオペランドレジスタ４
の上位の一部のデータを入力として加算を行ない、その
桁上げ出力を比較回路１４とキャリーインジケータ１５
に出力する。また、Ｅ、サイクルに加算回路１３は、加
算回路１２と同じデータを入力として、さらに最下位ビ
ットに１加算する加算を行ない、その桁上げ出力を比較
回路１４に出力する。比較回路１４は、加算回路１２の
出力と加算回路１３の出力を比較し、等しかった場合比
較一致信号をキャリーインジケータ１５に出力する。キ
ャリーインジケータ１５は比較一致信号により、加算回
路１２の出力がセットされる。キャリーインジケータ１
５がセットされると、キャリーインジケータ１５の内容
は次のサイクルで分岐回路１６に出力される。また、先
行制御回路１から分岐命令のタイプが分岐制御レジスタ
１８．１９を通して分岐回路１６に出力される。分岐回
路１６は、キャリーインジケータ１５の出力と分岐制御
レジスタ１８の出力より分岐が成立したか否かを判定し
、その内容を・示す信号を予測判定回路１７に出力する
。たとえばキャリーインジケータ１５の内容が＠０”の
時に、この例のように分岐命令のタイプがキャリーイン
ジケータ１５が”ｌ”の場合分岐する命令ならば分岐し
ないという内容の信号を予測判定回路１７に出力する。

予測判定回路１７は、分岐制御レジスタ１９．１８を通
して転送されてくる先行制御回路１が予測した分岐方向
の情報と分岐判定回路１６の出力、すなわち分岐が成立
したか否かを示す信号とを比較し、分岐判定信号を先行
制御回路１に出力する。先行制御回路１は、比較した結
果が異なる内容の分岐判定信号を受けると、分岐命令よ
り後の命令の先取りを抑止し、予測した方向と反対側の
命令列を先取りする。

〔発明の効果〕

以上説明したように本発明は、加減算命令の一番最初の
サイクルで加減算の結果の状態を判定し、その加減算命
令の直後の分岐命令の分岐予測がはずれた場合に予測と
反対側の命令列を高速に先取りすることにより、分岐命
令の処理を高速化することができる効果がある。

【図面の簡単な説明】

第１図は本発明の情報処理装置の一実施例のブロック図
、第２図は分岐命令を含む命令列を処理するパイライン
の流れを示す図である。 １・・・・・・・・・・・・先行制御回路、２．３，４
．５−・・オペランドレジスタ、６．７・・・・・・・
・・オペランドセレクタ、８−−−−−−・・・・・・
加算回路、９−−−−−−−−−−・・キャリーレジス
タ、１０．１１−−−−−−結果レジスタ、１２−−−
−−−−−−−桁上げなし加算回路、１３−−−−−−
−−−−桁上げ有り加算回路、１４−−−−−−−−一
比較回路、 １５−−−−−−−−−キャリーインジケータ、１６−
・−・・・・・・・分岐回路、 １７−−−−−−−−−−予測判定回路、１８　、１９
−−−−−−分岐制御レジスタ、Ｄサイクル・・・・・
・命令デコードサイクル、Ａサイクル・・・・−仮想ア
ドレス作成サイクル、Ｐサイクル・・・・・・ベージン
グサイクル、Ｃサイクル・−・・・キャッシュ読出しサ
イクル、Ｅサイクル−・・・・演算処理サイクル、Ｗサ
イクル・−・−書込みサイクル。

Claims (1)

1. 【特許請求の範囲】 １、命令の先行制御手段と加減算命令の処理を行なう演
   算処理手段を有し、前記加減算命令の実行結果の状態に
   より分岐の成立または不成立の判定を行ない分岐処理を
   実行する分岐命令を有する情報処理装置において、 前記加減算命令のオペランドとなるデータの上位ビット
   を入力として加減算を行なう桁上げ入力なし加算手段と
   、 前記桁上げ入力なし加算手段と同一の入力により加減算
   を行ない、さらにその最下位ビットに１を加算した結果
   を出力する桁上げ入力有り加算手段と、 前記桁上げ入力なし加算手段と前記桁上げ入力有り加算
   手段による加算結果を比較し、等しい場合、その加算結
   果を用いて後続する分岐命令の分岐の成立または不成立
   の判定を行なう分岐判定手段を有することを特徴とする
   情報処理装置。