JPH02201966A

JPH02201966A - 薄膜半導体素子

Info

Publication number: JPH02201966A
Application number: JP2187689A
Authority: JP
Inventors: Akira Miki; 明三城
Original assignee: Sumitomo Metal Industries Ltd
Current assignee: Nippon Steel Corp
Priority date: 1989-01-30
Filing date: 1989-01-30
Publication date: 1990-08-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】星！上辺旦■ユ１本発明は薄膜半導体素子、より詳細にはアモルファス絶
縁層、アモルファスシリコンから構成される半導体層お
よびオーミックコンタクト層を含む薄膜半導体素子であ
って、例えばアクティブマトリクス駆動方式のフラット
パネル形デイスプレィなどに応用されるものに関する。

兜米凹及迷近年高度情報化が進むにつれ、映像表示用のデイスプレ
ィの分野においてはより一層の高精細化および高輝度化
が望まれている。現在は家庭用やその他はとんどの分野
においてＣＲＴ　（陰極線管）がその主流を占めている
。しかし小形、軽量、低消費電力でしかも高画質化が可
能なフラットパネル形デイスプレィへの要望が高まって
きている。フラットパネル形デイスプレィのうち液晶を
用いたＬＣＤは現在もっとも広く用いられ将来性の高い
デイスプレィである。このＬＣＤの駆動方式として、単
純マトリスクス駆動方式やアクティブマトリクス駆動方
式があり、このうちアクティブマトリクス駆動方式は各
画素ごとにスイッチ素子を配設して各画素を独立的に駆
動制御するものである。したがって各画素ごとに１００
％近いデユーティ比で駆動でき、画素のコントラスト比
を大きく取ることが可能である。

スイッチ素子としてアモルファスシリコンを用いた薄膜
トランジスタ（ＴＰＴ）形は大面積化が可能であり、し
かも低コストで製作できることから有望視され多くの研
究がなされている。アモルファスシリコンを用いた薄膜
トランジスタ（ＴＰＴ）形デイスプレィの特徴としては
大面積化が可能であること、比較的低部プロセス（３０
０°Ｃ前後）で製作できることから安価なガラス基板が
使用可能であること、連続的な成膜により膜界面の清浄
性が保たれることなどが挙げられる。

以上のことから駆動方式としてアクティブマドＪクス駆
動方式を採用し、アモルファスシリコンを用いた薄膜ト
ランジスタ（ＴＰＴ）形デイスプレィは今後のニューメ
ディア用のデイスプレィ候補としてその発展が期待され
ている。

次に従来のアモルファスシリコン薄膜半導体素子（ＴＰ
Ｔ）の構造を第３図に示す。

ガラス基板１１の上面（第３図中上側）にはゲート電極
１２がパターニングされており、このゲート電極１２の
上面にはゲート絶縁膜１３が積層形成されている。さら
にこのゲート絶縁膜１３の上面にはアモルファスシリコ
ン層１４が積層形成され、このアモルファスシリコン層
１４の上面にはオーミックコンタクト層としてのｎ４ア
モルファスシリコン層１５が積層形成されている。この
ｎ“アモルファスシリコン層１５の上面にはさらにドレ
イン電極１６が積層形成され、このドレイン電極１６の
水平方向に対向してゲート電極１２を挟んだ所定箇所に
はソース電極１７が形成されている。またドレイン電極
１６とソース電極１７の間には保護膜１８が形成されて
いる。ここでオーミックコンタクト層としてのｎ゛アモ
ルファスシリコン層１５はゲート電極１２上のチャンネ
ル部に誘起された電子を迅速にソース電極１７またはド
レイン電極１６に輸送するとともにチャンネル部に蓄積
された正孔の流れ（オフ電流）を阻止し、リーク電流を
低減させる働きを有する。

明が解決しようとする　頭声上記したようなアモルファスシリコンＴＰＴのアモルフ
ァスシリコン層１４は可視光に対する良好な光導電体で
あり、アモルファスシリコンＴＦＴを用いたＴＦＴＬＣ
Ｄでは背面光（バックライ１−）を用いてデイスプレィ
を行なっている。この背面光がアモルファスシリコン層
１４を照射するとアモルファスシリコン層１４のうちゲ
ート電極で遮蔽されていない部分が励起されて光キャリ
アが発生し電流（光電流）が流れる。そのため、ゲート
電圧が０または負の時のドレイン電流（オフ電流）を上
昇させることになり、オフ電流は暗時に１０−”Ａ〜１
０−”　Ａであったものが、背面光照射時には１０−８
Ａ−１０−７Ａ程度にまで上昇する。ゲート電圧が０ま
たは負の時にオフ電流が上昇すると、ＴＰＴのオンオフ
比が低下し、ＬＣＤの表示特性を劣化させることとなる
。すなわち、アモルファスシリコンＴＦＴＬＣＤにおい
ては、液晶層に電荷を一定時間かけることにより、文字
または画像表示を行なっているが、オフ電流が大きいと
、これがリーク電流として働き一定時間の間、液晶層に
蓄積された信号電荷を保持することが不可能となり、コ
ントラスト比の低下や画像の安定性の低下が著しくなる
。したがってコントラスト比の高い良好な表示特性を得
るためには、背面光照射時の光キャリアによるオフ電流
の少ない、安定した特性を有するアモルファスシリコン
ＴＰＴを作成することが重要な課題となる。

上記したオフ電流の上昇を低減する技術として、ゲート
電極の下に光遮蔽層を設ける、あるいはアモルファスシ
リコン層１４を薄くして、発生する光電流を減らすなど
の手段がある。しかしながら、光遮蔽層を設ける場合に
はプロセス数が増え、欠陥の増加につながって好ましく
なく、アモルファスシリコン層１４を薄くする場合には
光電流は低下するがオフ電流はあまり下がらず、いずれ
も根本的な改善策にはならない。

そこで、本発明は上記した改良技術のような不都合のな
い、背面光照射時のオフ電流の上昇を低減させた薄膜半
導体素子を提供することを目的としている。

課題を早゛するための　「１本発明はかかる問題点に鑑みて発明された薄膜半導体素
子であって、ゲート電極とドレイン電極およびソース電
極との間に、アモルファス絶縁層、アモルファスシリコ
ンから構成される半導体層およびオーミックコンタクト
層を含む薄膜半導体素子であって、前記アモルファス絶
縁層と前記オーミックコンタクト層との間に介在させら
れる前記半導体層のうち、少なくとも平面視においてゲ
ート電極と重なり合う部分の両側までが結晶化されてい
ることを特徴とするものである。

なお、ここで結晶とは、単結晶、多結晶のほか、微結晶
の結晶形態をも含む概念である。

アモルファスシリコンＴＰＴに背面光を照射して光キヤ
リア発生に基づくオフ電流特性を測定したところ、光照
射時のオフ電流はゲート電極１２とドレイン電極１６と
の間またはゲート電極１２とソース電極１７との間の重
なり幅に比例して増大してゆくことが判明した。すなわ
ち光キャリアは主としてゲート電極１２とドレイン電極
１６との間、またはゲート電極１２とソース電極１７と
の間の接合部のアモルファスシリコン層１４内で発生し
、ドレイン電極１６とソース電極１７の間の電界によっ
てドリフトしてゆくものと考えられる。

そこで本発明では、光照射時に光キャリアが最も発生し
やすいアモルファスシリコン層１４のうち、少なくとも
平面視においてゲート電極と重なり合う部分の両側まで
を結晶化させたものである。

以下本発明にかかる薄膜半導体素子の構成を詳述する。

なお従来例と同一構造の部分については同一の符合を付
すこととする。

ガラス基板１１の上面（第１図中上側）にはゲート電極
１２がパターニングされている。このゲート電極１２は
Ｃｒ、Ｍｏ、Ｔａ、ＡｌまたはＮｉＣｒ膜あるいはこれ
らの積層膜から構成されている。このゲート電極１２の
厚みは膜材料、目的とするＴＰＴの構造あるいは配線抵
抗などにより決定されるが、本発明においては、３００
人ないし３０００人、より望ましくは５００人ないし１
５００人の範囲で決定される。

上記ゲート電極１２の上面にはゲート絶縁膜１３が積層
形成されている。このゲート絶縁膜１３としでは比抵抗
が高くしたがって絶縁性に優れ高耐圧でかつ界面特性の
良好な薄膜が用いられる。

このような条件を満たすゲート絶縁膜１３として本発明
ではプラズマＣＶＤ法（グロー放電分解法）により形成
されるＳｉＮ膜、ＳｉＯ膜、または５ｉＯＮ膜あるいは
他の形成法例えばスパッタリング法などにより作製され
るＴ　ａ　２０　ｇ膜、Ａ１□０３膜あるいはこれらの
積層膜を用いることができる。ゲート絶縁膜１３として
例えばＳｉＮ膜を用いる場合にはシラン系のガス例えば
ＳｉＨ４とＮ　Ｈｓとの混合ガスまたはＮ２との混合ガ
ス、あるいはＳｉＨ４とＮ　Ｈ３とＮ２との混合ガスを
プラズマＣＶＤ法により分解堆積して形成することがで
きる。ＳｉＮ膜を用いる場合には基板温度が膜特性に大
きな影響を及ぼすところ、基板温度を通常２５０℃以上
、より望ましくは３００℃以上とすることが好ましい。

本発明におけるゲート絶縁膜１３の膜厚は目的とするＴ
ＰＴ特性を得るためにそれぞれ決定されるが、通常は５
００人ないし５０００Ａが望ましく、より望ましくは１
０００人ないし３０００人の範囲である。

ゲート絶縁膜１３の上面にはアモルファスシリコン層１
４が積層形成されている。アモルファスシリコン層１４
は半導体層であり、通常プラズマＣＶＤ法によりシラン
系のガスを用いて容易に形成できる。アモルファスシリ
コン層１４の膜厚はＴＰＴのオフ電流および光照射時の
光電流に大きく依存する。本発明では通常２００人ない
し４０００人が採用され、より望ましくは５００人ない
し３０００人の範囲である。成膜温度としては良好な膜
特性を得るために１００℃ないし４００°Ｃが望ましく
、より望ましくは２００℃ないし３００℃の範囲である
。

上記アモルファスシリコン層１４を挟んで両側には多結
晶シリコン層１９が形成されており、この多結晶シリコ
ン層１９は光電流によって生成するオフ電流を低減させ
るためのものである。

アモルファスシリコン層１４と多結晶シリコン層１９の
配置関係については、多結晶シリコン層１９は平面視に
おいてゲート電極１２と重なり合う部分の両側まで最低
限形成される必要があるが、本実施例（第１図）ではさ
らにゲート電極１２と重なり合う部分内にまで形成し、
すなわち、ドレイン電極１６とソース電極１７の間のチ
ャネル部をアモルファスシリコン層１４としてその両側
を多結晶シリコン層１９としている。

尚、アモルファスシリコン層１４を結晶化したものには
、上記した多結晶シリコンのほか微結晶シリコンがある
。

多結晶シリコン層１９は、アモルファスシリコン層１４
を成膜した後、このアモルファスシリコン層１４を種々
の方法によりアニール処理することにより形成される。

このアニール処理には、熱アニール、電子ビームアニー
ル、レーザービームアニールなどの方法があるが、大面
積の基板を容易かつ迅速に多結晶化するには、同相反応
による結晶化法が好ましい。

この結晶化法は、例えばアモルファスシリコン層１４上
面にＡ１、Ａｇ、Ｓｎ、Ｉｎなどの金属を蒸着させ、そ
の後熱処理をすることにより、同相反応を起こさせ、ア
モルファスシリコン層１４を多結晶化する。そして、表
面に残った余分な金属を除去する。

アモルファスシリコン層１４上面に形成された金属の蒸
着膜の膜厚としては、アモルファスシリコン層１４が５
００人ないし３０００人の場合は１００人ないし１００
０人が望ましく、より望ましくは１００人ないし５００
人の範囲である。また、熱処理温度はプラズマＣＶＤ装
置においてアモルファスシリコン層１４を形成する際の
基板温度を越えることはできないが、基板温度が３００
°Ｃの場合アニール温度としては１５０°Ｃないし３０
０℃が望ましく、より望ましくは２００°Ｃないし２８
０℃の範囲である。また、アニール時間は５分間ないし
３０分間が望ましく、より望ましくは１０分間ないし２
０分間の範囲である。

尚、アモルファスシリコン層１４と蒸着膜との同相反応
後、さらに水素アニール処理をすることにより結晶性、
トランジスタ特性を改善することができる。この水素ア
ニール処理は、表面の蒸着膜を除去した後試料を熱処理
炉に入れ、ア・モルファスシリコン層１４の成膜温度を
越えない処理温度で行なうのが良い。

また、水素アニール処理の別の方法として、試料をプラ
ズマＣＶＤ装置にセットし、水素ガスを導入しプラズマ
を生じさせることにより結晶性を改善することも可能で
ある。この方法によれば、水素プラズマによるアニール
処理の後、引き続いてｎ゛アモルファスシリコン層１５
の形成ができるので、作成プロセス時間が短縮される。

前記アモルファスシリコン層１４および多結晶シリコン
層１９の上面にはｎゝアモルファスシリコン層１５がオ
ーミックコンタクト層として積層形成されている。この
ｎ１アモルファスシリコン層はキャリアである電子の走
行性を容易にし、かつ正孔の流れを阻止する目的で形成
されるものであり、主としてシラン系のガス例えばＳｉ
Ｈ，とＰ　Ｈ３との混合ガスにより形成される。ｎ＋ア
モルファスシリコン層１５の電気的特性としては暗比抵
抗が１０５Ω・ＣｍないしｌＯΩ・ａｍであることが望
ましく、より望ましくは１０４Ω・ｃｍないし１０２Ω
・ｃｍの範囲である。また活性化エネルギーとしては０
．４ｅＶないし０．１ｅＶが望ましく、より望ましくは
０．３ｅＶないし０．２ｅＶの範囲が良い。ｎ“アモル
ファスシリコン層の膜厚は膜のはがれ防止などのために
適切に決定する必要があるが、通常は１００人ないし１
０００人が望ましく、より望ましくは１００人ないし５
００人の範囲である。

前記ｎ°アモルファスシリコン層１５の第１図中上面に
はさらにドレイン電極１６が積層形成されこのドレイン
電極１６と水平方向に対向してゲート電極１２を挟んだ
所定箇所にはソース電極１７が形成されている。

ドレイン電極１６およびソース電極１７は通常高融点金
属とＡＩとの積層構造とすることによって特性の安定化
が図られており、例えばＣｒ／Ａ　１　、　Ｍ　ｏ　／
　Ａ　Ｉ　、　Ｔ　ｉ　／　Ａ　１などが用いられる。

高融点金属の膜厚としては膜のはがれなどを考慮して１
００人ないし１０００人とするのが望ましく、より望ま
しくは１００人ないし５００人の範囲とするのが良い。

またＡ１の厚みとしては２０００人ないし２ｕｍ程度と
なすのが望ましく、より望ましくは５０００人ないし１
．５μｍの範囲である。

前記アモルファスシリコン層１４の上面には保護膜］８
が形成されており、この保護膜１８はチャンネル部の、
湿気や汚染によるＴＰＴの劣化を防止する目的で形成さ
れている。通常プラズマＣＶＤ法によるＳｉＮ膜が用い
られる。保護膜１８の形成法は上記したゲート絶縁膜１
３のＳｉＮ膜と同様の方法で作成され、膜厚は５００人
ないし５０００人の範囲であることが望ましく、より望
ましくはｉ　ｏｏｏ入ないし３０００人の範囲である。

次に、本発明の薄膜半導体素子の製造方法を第２図に基
づき説明する。

■ガラス基板１１上にＣｒのゲート電極１２をバターニ
ングする（同図（ａ））。

■プラズマＣＶＤ装置により、ＳｉＮのゲート絶縁膜１
３．アモルファスシリコン層Ｉ４、ＳｉＮの保護膜１８
を順次形成する（同図（ｂ））。

■ソース部およびドレイン部の保護膜１８をホトエツチ
ングにより除去した後、チャンネル部にレジスト２１を
塗布しておき、アニール処理としてまずＡＩの蒸着膜２
０を全面に蒸着させる（同図（Ｃ））。

■次にリフトオフ法によりチャンネル部のレジスト２１
を除去する（同図（ｄ））。

■熱処理をしてアモルファスシリコン層１４と（ｃ）図
に示す蒸着膜２０を固相反応させ、表面に残った蒸着膜
２０を除去して多結晶シリコン層１９を形成する（同図
（ｅ））。

０次に表面にレジスト２１を塗布してからｎ゛アモルフ
ァスシリコン層１５を堆積し、さらにドレイン電極１６
およびソース電極１７を形成するためＣｒ２２を全面に
堆積する（同図（ｆ））。

■リフトオフ法によりレジスト２１を除去し、チャンネ
ル部のＣｒ２２とｎ０アモルファスシリコン層１５を除
去する（同図（ｇ））。

■ドレイン電極１６およびソース電極１７形成用のＡ１
２３を蒸着させ、ホトエツチングによりソース部、ドレ
イン部に電極を形成する（同図（ｈ））。

以上の方法により、薄膜半導体素子を製造することがで
きる。また、■と■の間に水素アニール処理を行なって
もよい。

止本発明における薄膜半導体素子では、アモルファス絶縁
層とオーミックコンタクト層との間に介在させられた。

半導体層のうち、少なくとも平面視においてゲート電極
と重なり合う部分の両側までが結晶化されているので、
この部分は可視光に対して感度が低く光キャリアの発生
が抑制される。

夫施困以下、本発明にかかる実施例を説明する。

充分に洗浄した５インチ角のガラス基板１１にゲート電
極１２用のＣｒを１０００人蒸着きせ、この後ホトエツ
チングによりゲート電極１２のパターンを形成した。Ｔ
ＰＴとしてのチャンネル長さは１０ＬＬｍ、チャンネル
幅は２００μｍとなした。その後ガラス基板１１をプラ
ズマＣＶＤ装置内にセットし、真空容器内を排気すると
ともにガラス基板１１を加熱し、加熱温度を３００　’
Ｃに設定した。真空容器内の真空度が１Ｏ−６Ｔｏｒｒ
以下となったところで排気系を拡散ポンプ（ＤＰ）から
メカニカルブースターポンプ（ＭＢＰ）に切り替えると
ともにマスフローコントローラー（ＭＦＣ）を介して１
００％Ｓ　ｉＨ４を８ＳＣＣＭ、ＮＨ３を４０　Ｓ　Ｃ
ＣＭ、　Ｎｇを８０ＳＣＣＭそれぞれ流して反応圧力を
０．５Ｔｏｒｒとなるように調節した。圧力が一定とな
ったところで１３．５６　ＭＨ２のＲＦパワーを５０Ｗ
印加して２０分間ＳｉＮのゲート絶縁膜１３を形成した
。このように形成されたゲート絶縁膜１３は屈折率が１
．８２．光学的バンドギャップ（Ｅｇ）が５．１ｅＶ、
比誘電率が６゜１であった。また膜厚は３０００人であ
った。

次に同一のプラズマＣＶＤ１置内でＳｉＮのゲート絶縁
膜１３上にアモルファスシリコン層１４の半導体層を１
０００人形成した。形成条件は１００％ＳｉＨ４をＩＯ
ＳＣＣＭ、反応圧力０．２ＴｏｒｒでＲＦパワー１００
Ｗとした。成膜時間は８分間であった。以上の様にして
形成されたアモルファスシリコン層１４は電気的特性と
して、暗比抵抗ρｄ＝２ＸＩＯ”Ω・ｃｍ、活性化エネ
ルギーＥａ＝０゜７ｅＶ、光学的特性として光学的バン
ドギャップＥ　ｇ　＝　１．７５ｅ　Ｖであった。

次に、同一のプラズマＣＶＤ装置によってアモルファス
シリコン層１４上にＳ　ｉ　Ｎの保護膜１８を１５００
人堆積させた。成膜条件はＳｉＮのゲート絶縁膜１３と
同じで、成膜時間は１０分間であった。

保護膜１８を形成した後試料を取り出し、ホトエツチン
グによりソース部、ドレイン部の保護膜１８を除去する
。その後、ホトレジストを残したまま試料を真空蒸着装
置内にセットし、１×１０−’Ｔｏｏｒ以下の真空度と
なったところでＡ１を抵抗線加熱により蒸着させた。膜
厚は２００人であった。

次に、試料全面に付着したＡ１をリフトオフ法により除
去した後、試料を熱処理炉にセットし、Ｎ２を１１／ｍ
ｉｎの流量で流し、２５０°Ｃで１５分間アニール処理
した。表面に残ったＡ１を熱リン酸で除去し洗浄した。

アニール処理後、結晶化した部分をＦＴ−Ｉ　Ｒにより
別途調べたところ水素量は１％であった。

次に、全面にレジストを塗布した後、ソース部、ドレイ
ン部のレジストを除去し、再びプラズマＣＶＤ装置によ
りｎ″アモルファスシリコン層１５を次の条件下で形成
した。基板温度を２００°Ｃとなし、１００％ＳｉＨ＜
をｉ１０５ｃｃ、１％Ｈ２ベースのＰＨ３をＩＯＳＣＣ
Ｍ流し、反応圧力０．２ＴｏｒｒでＲＦパワーを１００
Ｗ印加し、４分間成膜を行ない、膜厚な５００人となし
た。このｎ＋アモルファスシリコン層１５の特性は別途
行なった実験からρ。＝５００Ω・ｃｍ、Ｅａ＝０．２
ｅＶ、Ｅｇ＝１．７ｅＶであった。

ＣＶＤ装置による上記薄膜の形成の後、ガラス基板１１
を真空蒸着装置内にセットし、ドレイン電極１６および
ソース電極１７となるＣｒをタングステンボート加熱に
より５００人形成した。次に上記試料をリフトオフ法に
よりソード部、ドレイン部以外のレジストを除去した。

その後、再び基板ガラス基板１１を真空蒸着装置内にセ
ットし、タングステンボート加熱によりＡｌを試料全面
に１．０μｍ形成した。その後再びホトエツチングによ
りチャンネル上部のＡＩをリン酸系水溶液によって除去
した。

以上の様にして作成されたアモルファスシリコンＴＦＴ
アレイの電気的特性を評価したところ以下の様であった
。

初期特性電界効果移動度　０．４　ｃｍ”　／Ｖ　−ｓ　ｅ　ｃ
しきい値電圧　　１．５■ ドレイン電流Ｖｇズ１５Ｖ、Ｖｄ＝１０Ｖ時　ｌＸｌ０−’ＡＶｇ＝
ＯＶ、Ｖｄ＝ｌＯ時　　７Ｘ１０−”ＡＶｇ＝−１０Ｖ
、Ｖｄ＝１．ＯＶ時６ＸＩＯ−”ＡＶｇ＝−１０Ｖ、Ｖ
ｄ＝２０Ｖ時ｌＸｌ０−１２Ａ次に背面光照射時のドレ
イン電流の結果を示す。

背面光１０００ルクスの照度において、Ｖｇ＝ＯＶ、Ｖ
ｄ＝１０Ｖ時　　７Ｘ１０−”／’ＩＶｇ＝−１０Ｖ、
Ｖｄ＝１０Ｖ時３ｘ　１０−１００−１ＯＡＶ、ＯＶ、
Ｖ　ｄ　＝　２０　Ｖ時５×１０−目へ以上のように背
面光照射時においても良好なオンオフ特性を示した。

ル較廻チャンネル部、ドレイン電極１６およびソース電極１７
部下部を結晶化せずにすべてアモルファスシリコン層で
形成する以外は、すべて実施例と同一の条件でアモルフ
ァスシリコンＴＰＴを形成した。

この比較例の電気的特性を以下に示す。

電界効果移動度　０．５　ｃｍ”／Ｖ−ｓｅｃしきい値
電圧　　２、Ｏｖドレイン電流Ｖｇ＝１５Ｖ、Ｖｄ＝１０Ｖ時　２Ｘ１０−’ＡＶｇ＝
ＯＶ、Ｖｄ＝１０Ｖ時　　７Ｘ１０−Ｉ３ＡＶｇ＝−１
０Ｖ、Ｖｄ＝１０Ｖ時５Ｘ　１０−０−１３ＡＶ　　　
　１０Ｖ　、　　Ｖｄ＝２　０Ｖ時６　　Ｘ　　１　０
−＋３　、Ａ次に背面光照射時のドレイン電流の結果を
示す。

背面光１０００ルクスの照度において、Ｖｇ＝ＯＶ、　
　Ｖｄ＝１０ＶＤ寺　　　　　　３ｘｌＯ−９ＡＶｇ＝
−１０Ｖ、Ｖｄ＝１０Ｖ時　ｌＸｌ０−’ＡＶｇ＝−４
０Ｖ、Ｖｄ＝２０Ｖ時　８Ｘ１０−’Ａ以上のように背
面光照射時におけるドレイン電流（オフ電流）は非常に
大きく、オンオフ特性の低下が顕著となっているのが認
められる。

笠匪五盈呈以上の説明により明らかな如く、本発明にかかる薄膜半
導体素子にあっては、背面光が照射されると光電流が発
生する半導体層において、少なくとも平面視においてゲ
ート電極と重なり合う部分の両側を結晶化しているので
、光キャリアの発生を抑制することができる。したがっ
て、光遮蔽層を別途設けたりアモルファスシリコン層を
薄くすることなく、オフ電流の低い良好な特性を有する
薄膜半導体素子を形成することができるのである。

【図面の簡単な説明】

第１図は本発明に係る薄膜半導体素子の一実施例を示す
断面図、第２図（ａ）〜（ｈ）は薄膜半導体素子の製造
方法の−・実施例を示す断面図であって（ａ）はゲート
電極の形成を示し、（ｂ）はゲート絶縁膜、アモルファ
スシリコン層、保護膜の形成を示し、（Ｃ）〜（ｅ）は
多結晶シリコン層の形成を示し、　（ｆ）は主にｎ０ア
モルファスシリコン層の形成を示し、　（ｇ）（ｈ）は
ドレイン電極、ソース電極の形成を示しており、第３図
は従来例を示す断面図である。工２・・・ケート電極、１３・・・ゲート絶縁膜（アモ
ルファス絶縁層）、１４・・・アモルファスシリコン層
（半導体層）、１５・・・ｎ゛ア７モルフアス９９３２
層−ミックコンタクト層）、１６・・・トレイン電極、
１７・・・ソース電極、１９・・・多結晶シリコン層（
半導体層）第１図

Claims

【特許請求の範囲】

ゲート電極とドレイン電極およびソース電極との間に、
アモルファス絶縁層、アモルファスシリコンから構成さ
れる半導体層およびオーミックコンタクト層を含む薄膜
半導体素子であって、前記アモルファス絶縁層と前記オ
ーミックコンタクト層との間に介在させられる前記半導
体層のうち、少なくとも平面視においてゲート電極と重
なり合う部分の両側までが結晶化されていることを特徴
とする薄膜半導体素子。