JPH02201671A

JPH02201671A - Ｉｃメモリカード

Info

Publication number: JPH02201671A
Application number: JP1021067A
Authority: JP
Inventors: Masao Shimura; 志村　正雄
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-01-31
Filing date: 1989-01-31
Publication date: 1990-08-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明はコンピュータの情報記憶媒体として用いられる
ＲＡＭ及び内蔵電池を実装してなるＩＣメモリカードに
係り、特にラップトツブタイプより更に小形化を図った
、ノートサイズ、手帳サイズ等の携行が容易に可能なパ
ーソナルコンピュータの外部記憶媒体等に用いて好適な
ＩＣメモリカードに関する。

（従来の技術）従来のこの種ＲＡＭ及び内蔵電池を実装してなるＩＣメ
モリカードに於いては、カード自体に、内蔵電池の電源
低下に伴う不安定な状態を認識する手段を有しておらず
、データの消滅（又は破壊）により電池切れを認識して
いた。

このようなことから、上記した従来のＩＣメモリカード
を例えば上記したようなパーソナルコンピュータの外部
記憶媒体として用いようとしたしたとき、信頼性の面で
期待に応えられないという問題があった。

（発明が解決しようとする課題）上述したように、従来のＲＡＭ及び内蔵電池を実装して
なるＩＣメモリカードに於いては信頼性の面で問題かあ
り、従って例えは」１記したようなパーソナルコンピュ
ータの外部記憶媒体として用いることかできないという
問題かあった。

本発明は上記実情に鑑みなされたもので、信頼性の高い
データ保存機能をもつ、ＲＡＭ及び内蔵電池を実装して
なるＩＣメモリカードを提供することを目的とする。

［発明の構成コ（課題を解決するための手段及び作用）本発明は、ＲＡ
Ｍ及び内蔵電池を実装してなるＩＣメモリカードに係る
もので、上記ＲＡＭに格納されたデータを退避する電気
的消去ｉ１■能なＲＯＭ　（以下Ｅ２　ＦＲＯＭと称す
）と、」量比内蔵電池の電源低下状態を検出するローハ
ッテリイ検出回路と、同検出回路より出力された電源低
下状態を示す検出信号を受けて上記ＲＡ　Ｍに格納され
たデータを上記Ｅ２　ＦＲＯＭに退避する制御回路とを
備え、内蔵電池がＲＡＭの正常記憶動作を維持−Ｃきな
い電源状態に移行しつつある際にＲＡＭの内容を」１記
Ｅ２　ＰＲＯＭに退避して内蔵電池の低下に伴いＲＡＭ
データの内容か破壊する不都合を回避し、信頼性の高い
データ保護機能を実現してパーソナルコンピュータの外
部記憶媒体として用いることかできるようにしたもので
ある。

又、本発明は、ＲＡＭ及びバックアップ用電池を内蔵し
てなるＩＣメモリカードに於いて、上記ＲＡＭに格納さ
れたデータを退避する電気的消去可能なＲＯＭと、」量
比バックアップ用電池の電源低下状態を検出するローバ
ッテリィ検出回路と、同検出回路より出力された電源低
下状態を示す検出信号を受けて上記ＲＡＭに格納された
データを」−記ＲＯＭに退避する制御回路と、」１記Ｒ
ＡＭの格納データを上記ＲＯＭ　ｊ、ｌ：退避した後、
」−記ハツクアップ用％池が正常動作を維持てきる新た
な電池に交換されたことを認識して、上記ＲＯＭのデ夕
を上記ＲＡＭにロートする手段とを備えてなる構成とし
たもので、これにより信頼性の高いブタ保存機能をもた
せることができるとともに、バックアップ用電池かｉｌ
Ｅ常動作を維持できる状態に回復したとき（電池を交換
したとき）、上記ＲＯＭに退避されたデータを上記ＲＡ
　Ｍに自動的に再設定でき、本体で即時にアクセスでき
る。

（実施例）以下図面を参照して本発明の一実施例を説明する。

第１図は本発明の一実施例に於けるＩＣメモリカードの
構成を示すブロック図である。

図中、■は本体との間でデータを授受するインターフェ
イス回路であり、本体より受けた動作電源（Ｖ　ｃｃ）
を内部の動作電源ラインに供給する。

２は外部記憶対象となるデータを格納するＲＡＭ、３は
同ＲＡＭ２をアクセス制御するＲＡＭ制御回路である。

４は」１記ＲＡＭ２に格納されたデータを後述するデー
タセーブ制御回路８及びバックアップ制御回路９の制御
の下に格納する電気的消去可能なＥ２ＰＲＯＭである。

５は後述するデータセーブ制御回路８の制御の下にＲＡ
Ｍ２とＲＡ　Ｍ　ｊｌｉ！制御回路３との間のデータ転
送路を切離し、ＲＡＭ２とＥ２　ＰＲＯＭ４との間のデ
ータ転送路を形成する信号切換回路である。６はバック
アップ用の内蔵電池、７は同内蔵電池の電源低下状態を
検出するローハッテリイ検出回路である。８はローバッ
テリィ検出回路７からローハッテリイ検出信号（Ｄ　Ｌ
）を受けてＲＡＭ２のデータをＥ２　ＦＲＯＭ４にセー
ブ（退避）し、後述するイニシャルリセット信号発生回
路１０からイニシャルリセット信号（ＩＲ）を受けてＥ
２　ＦＲＯＭ４に退避されたデータをＲＡＭ２にロード
（再設定）するデータセーブ制御回路である。９は本体
からの電源供給か断たれた際、即ち、例えばカードが本
体より引き抜かれて、インターフェイス回路Ｊを介し、
内部の動作電源ラインに動作電源（ＶＣｃ）か供給され
なくなった際に、内蔵電池６の電源をバックアップ用電
源（Ｖ　ＢＫ）としてＲＡ、　Ｍ　２に供給するバック
アップ制御回路である。１０はバックアップ用内蔵電池
６が規定電圧以上の新たな電池に代えられた際に、イニ
シャルリセット信号（ＩＲ）をデータセーブ制御回路Ｐ
に送出するイニシャルリセット信号発生回路である。

第２図は上記データセーブ制御回路８の内部構成とその
接続インターフェイスを示すブロック図である。

第２図に於いて、８１はアドレスバス上のアドレスから
ＲＡＭ２に格納された最終アドレスのブタかＥ２　ＰＲ
ＯＭ４にセーブされたことを認識し、その最終アドレス
のデータセーブを認識したとき、ハイレベル（“１”）
の最終アドレス検出信号を出力する最終アドレス検出回
路である。８２はＲＡＭ２とＥ２　ＰＲＯＭ４との間の
データ転送時に於いてＲＡＭ２及びＥ２　ＰＲＯＭ４の
り−１・／ライトアドレス（ンーケンシャルアドレス）
を逐次発生するアドレスカウンタである。８３はＲＡＭ
２とＥ２　ＰＲＯＭ４との間のデータ転送を行なうため
の各種の信号を生成するタイミング信号発生回路であり
、ここでは、ローバッテリィ検出回路７でローバッテリ
ィ状態を検出した際、又はイニシャルリセット信号発生
回路１０て内蔵電池６が規定電圧以上の新たな電池に代
えられたことを認識した際に、ＲＡＭ２とＲＡＭ制御回
路３との間の回路接続状態を解除し、ＲＡＭ２とＥ２　
ＰＲＯＭ４とを選択的に回路接続するための切換制御信
号（Ｓ　Ｃ）　　アドレスカウンタ８２を更新制御（カ
ウントアツプ）するためのカウントアツプ信号（ＣＵ）
、アドレスカウンタ８２を初期化制御するためのクリア
信号（ＣＬＲ）　、ＲＡＭ２とＲＡＭ制御回路３との間
のデータ転送時に於ける第３図及び第４図に示す各種の
メモリ制御信号（＊ＣＥ＊ＯＥ、Ｒ／Ｗ、＊ＷＥ等；但
し＊は不論理を示す）等を生成する。８５は最終アドレ
ス検出回路８１の出力信号を反転するインバータ８６の
出力信号とローバッテリィ検出信号（ＤＬ）とを受けて
、ローバッテリィ状態が検出された際に最終アドレスか
検出されるまでの間、フリップフロップ８８をセット状
態にするための信号を得るアンド回路である。８７は最
終アドレス検出回路８１の出力信号とイニシャルリセッ
ト信号（ＩＲ）とを受けて、最終アドレスの検出時、又
は電池交換に伴うイニシャルリセット信号（ＩＲ）の発
生時にフリップフロップ８８をリセットするための信号
を得るオア回路である。８８はアンド回路８５のハイレ
ベル（”］”）出力信号によりセット状態となり、オア
回路８７のハイレベル（“１″）出力信号によりリセッ
ト状態となって、セット状態時のセット出力端信号（Ｑ
−“１″）を、ＲＡＭ２からＥ２　ＰＲＯＭ４へのデー
タ転送（データセーブ）指示信号としてタイミング信号
発生回路８３に供給するフリップフロップである。８９
はイニシャルリセット信号（ＩＲ）によりセット状態と
なり、最終アドレスの検出信号（“］”）によりリリセ
ット状態となって、セット状態時のセット出力端信号（
Ｑ＝“１”）を、Ｅ２　ＰＲＯＭ４からＲＡＭ２へのデ
ータ転送（データ再設定）指示信号としてタイミング信
号発生回路８３に供給するフリップフロップである。

第３図（ａ）乃至（ｆ）は、ＲＡＭ２の内容をＥ２　Ｐ
ＲＯＭ４にセーブする際のアドレス及び各種メモリ制御
信号（＊ＣＥ、＊ＯＥ　　Ｒ／Ｗ＊ＷＥ）のタイミング
を示すタイムチャート、第４図（ａ）乃至（ｆ）は、Ｅ
２　ＰＲＯＭ４の内容をＲＡＭ２にロード（再設定）す
る際のアドレス及び各種メモリ制御信号（ＩＣＥ、＊Ｏ
Ｅ。

Ｒ／Ｗ、＊ＷＥ）のタイミングを示すタイムチャドであ
る。尚、上記第３図及び第４図に於いて、ＩＣＥはチッ
プイネーブル信号であり、同信号かロウレベル（“０”
）のとき、Ｅ２　ＰＲＯＭ４あるいはＲＡＭ２がアクセ
ス可能となる。＊ＯＥはアウトプットイネーブル信号で
あり、同信号がロウレベル（“０”）のとき、Ｅ２　Ｐ
ＲＯＭ４あるいはＲＡＭ２からのデータリードが可能と
なる。

Ｒ／Ｗはり一ド／ライト切替え信号であり、同信号がロ
ウレベル（“０”）のときライトザイクルとなり、ハイ
レベル（“１“）のときリードザイクルとなる。＊ＷＥ
はライトイネーブル信号であり、同信号かロウレベル（
“０“）のとき、Ｅ２　ＰＲＯＭ４へのデータライトか
ＩＩＪ能となる。

第５図及び第６図はそれぞれ上記実施例による構成をな
すＩＣメモリカードの適用例を説明するためのもので、
第５図は」量比した本発明の構成をなすＩＣメモリカー
ドか適用されるブックタイプパーソナルコンピュータの
構成を示すブロック図、第６図は同コンピュータの外観
構成図である。ここでは、本体のキーボード３７が設け
られる筐体側部、及びＬＣＤ表示部３８か設けられる筐
体側部にそれぞれＩＣメモリカード挿入用のスロワｌ−
ＡＢ、Ｃを設け、これらスロットＡ、Ｂ、Ｃのうち、例
えばスロットＡを外部記憶用として、同スロソ１−　Ａ
に、上記実施例（第１図乃至第４図）に示した構成の外
部記憶用のＩＣメモリカード３２を挿入することにより
、フロッピィディスク窩に代イつる外部記憶として用い
ることができる。

ここて上記第１図乃至第６図を参照して本発明の一実施
例に於ける動作を説明する。

先ず第１図を参照して全体の動作を説明する。

第１図に示す構成のＩＣメモリカードを本体のカードス
ロットへ挿入すると、インターフェイス回路１を介し更
に内部の動作電源ラインを介して内部の各回路に動作電
源（Ｖ　ｃｃ）か供給される。

この際は、内部の各回路が本体より供給された動作？に
源（Ｖ　ｃｃ）により゛動作しており、バックアップ用
内蔵電池６を用いていないので、データセーブ制御回路
８から切換制御信号（ＳＣ）が出力されず、従って信号
切換回路５はＲＡＭ２とＲＡＭ制御回路３との間の信号
路を接続状態としている。

このような状態時に於けるＩＣメモリカードへのデータ
書込みは、本体よりインターフェイス回路１を介して入
力された書込みデータか、ＲＡＭ制御回路３の制御の下
にＲＡＭ２に書込まれる。

又、ＩＣメモリカードを対象としたデータの読出しは、
ＲＡＭ制御回路３の制御の下に、Ｉｃメモリカードから
読出されたデータかインターフェイス回路■を介して本
体へ出力される。

上記ＩＣメモリカードか本体のカートスロットから引抜
かれると、内部の各回路に、本体がらの動作電源（　Ｖ
　ｃｃ）か供給されなくなる。この際はバックアップ制
御回路９か内蔵電池（）の電源によるバックアップ用電
源（　Ｖ　ＢＫ）を出力し、同電源（　Ｖ　ＢＫ）によ
りＲＡＭ２の内容か保持される。

上記バックアップ動作時に於いて、内蔵電池６の消耗か
進み、その電源電圧が正常動作を維持できる限界点まで
低下すると、ローバッテリィ検出回路７よりローバッテ
リィ検出信号（　Ｄ　Ｌ　）が出力され、同信号がデー
タセーブ制御回路８に供給される。データセーブ制御回
路８は上記ロバッテリイ検出信号（Ｄ　Ｌ）を受けると
、信号切換回路５に切換制御信号（ＳＣ）を出力し、Ｒ
ＡＭ２の回路接続対象をＲＡＭ制御回路３がらＥ２ＰＲ
ＯＭ４へ切替えて、ＲＡＭ２の内容をＥ２　ＰＲＯＭ４
ヘセーブする。

この際のデータセーブの動作を第２図及び第３図を参照
して説明する。

ローバッテリィ検出回路７よりハイレベル（′コ”）の
ローハッテリイ検出信号（Ｄ　Ｌ）が出力されると、同
信号かデータセーブ制御回路８に供給される。データセ
ーブ制御回路８内に於いて、ローバッテリィ検出信号（
Ｄ　Ｌ）は最終アドレス検出回路８１の出力信号ととも
にアンド回路８５に入力される。この際、最終アドレス
検出回路８１の出力信号は未だロウレベル（“０”）で
あり、従ってインバータ８６の出力信号はハイレベル（
“１”）であることから、アンド回路８５がらはハイレ
ベル（“１”）の信号が出力され、同アンド回路８５の
出力信号によりフリップフロップＢ８がセット状態とな
る。このフリップフロップ８８のセラ］・出力信号（Ｑ
＝“］”）はＲＡＭ２からＥ２　ＰＲＯＭ４へのデータ
転送（データセーブ）を指示する信号としてタイミンク
信号発生回路８３に供給される。

タイミンク信号発生回路８３は上記フリップフロップ８
Ｂからハイレベル（“］”）のデータ転送］　４（データセーブ）指示信号を受けると、先ずクリア信号
（ＣＬＲ）を発生し、アドレスカウンタ８２をクリアす
るとともに、信号切換回路５に切換制御信号（ＳＣ）を
送出して、ＲＡＭ２とＲＡＭ制御回路３との間の回路接
続状態をＲＡＭ２とＥ２　ＰＲＯＭ４との間の回路接続
状態に切替え、ＲＡＭ２からＥ２　ＰＲＯＭ４へのデー
タ転送を可能にする。

次にタイミング信号発生回路８３は第３図（ａ）乃至（
ｆ）に示すようなタイミングでアドレス及び各種のメモ
リ制御信号（＊ＣＥ；チップイネプル信号、＊ＯＥ；ア
ウトプットイネーブル信号、Ｒ／Ｗ；リード／ライトり
替え信号、＊ＷＥ　；ライトイネーブル信号）を生成し
、ＲＡＭ２及びＥ２　ＰＲＯＭ４に送出する。

このタイミング信号発生回路８３より生成される、第３
図（ａ）乃至（ｆ）に示す上記各メモリ制御信号（＊　
ＣＥ　、　　＊　ＯＥ　、　Ｒ／　Ｗ　、　　＊　Ｗ　
Ｅ　）に同期して、ＲＡＭ２に格納されたデータがＥ２
　ＰＲＯＭ４にセーブされる。この際、各アト］５レス毎のデータ転送終了に伴って、タイミング信号発生
回路８３より発生されるカウントア・ツブ信号（ＣＵ）
によりアドレスカウンタ８２が更新（カウントアツプ）
される。

このデータセーブの実行時に於いて、最終アドレスのデ
ータセーブが終了すると、最終アドレス検出回路８１よ
りその旨を示す／％イレベル（“１”）の出力信号が出
力され、同信号によりフリ・ツブフロップ８８がリセッ
１−（Ｑ＝”０”）状態となる。

タイミング信号発生回路８３は上記フリ・ツブフロップ
８８がリセット（Ｑ＝　“０“）状態となり、そのセッ
ト出力端（Ｑ）の信号がロウレベル（０“）状態になる
と、上記したＲＡＭ２からＥ２ＰＲＯＭ４へのデータ転
送動作を終了する。

このようにして、ＲＡＭ２の内容がＥ２ＦＲＯＭ４にセーブ（退避）される。

尚、ローバッテリィ検出回路７からのローノ＜・ソテリ
イ検出信号（Ｄ　Ｌ）は、ノく・クリア・ツブ用内蔵電
池６を交換しない限り、出力され続けるが、最終アドレ
ス検出回路８１の出力信号かノ１イレベル（“１”）の
ままなので、アンド回路８５の出力はロウレベル（“０
”）状態にあり、従ってフリップフロップ８８はリセッ
ト状態のままである。

上述の如くしてＲＡＭ２のデータがＥ２　ＰＲＯＭ４にセーブされた後、内蔵電池６か新た
な電池に交換されると、イニシャルリセット信号発生回
路１０よりイニシャルリセット信号（ＩＲ）が発生し、
同信号がデータセーブ制御回路８に供給される。

データセーブ制御回路８はイニシャルリセット信号（Ｉ
Ｒ）を受けると、ＲＡＭ２とＥ２　ＰＲＯＭ４との間を
回路接続状態として、Ｅ２ＦＲＯＭ４に退避したデータ
をＲＡＭ２にロード（再設定）する。

この際のデータロード（再設定）動作を第２図及び第４
図を参照して説明する。

バックアップ用内蔵電池６の交換が行なわれ、バックア
ップ制御回路９より規定範囲内の正常なバックアップ用
電源（Ｖ　ＢＫ）が出力されると、イニシャルリセット
信号発生回路１０からイニシャル］７リセツト信号（ＩＲ）が発生し、同信号がデータセーブ
制御回路８に供給される。

データセーブ制御回路８に入力されたイニシャルリセッ
ト信号（ＩＲ）はフリップフロップ８９のセット入力端
（Ｓ）に供給されるとともに、オア回路８７を介してフ
リップフロップ８８のリセット入力端（Ｒ）に供給され
、更に、クリア信号（ＣＬＲ）としてアドレスカウンタ
８２に供給される。これによって、フリップフロップ８
８がリセット制御されるとともに、フリップフロップ８
９がセット（Ｑ−“１”）状態となり、同セット（Ｑ＝
“コ、”）信号がＥ２　ＰＲＯＭ４からＲＡＭ２へのデ
ータ転送（データ再設定）を指示する信号としてタイミ
ング信号発生回路８３に送出される。更に上記クリア信
号（ＣＬＲ）によりアドレスカウンタ８２がクリアされ
る。

タイミング信号発生回路８３は、フリップフロップ８９
からハイレベル（“コ”）のデータ転送（ブタ再設定）
指示信号を受けると、先ず、信号切換回路５に切換制御
信号（Ｓ　Ｃ）を送出して、Ｅ２ＰＲＯＭ４とＲＡＭ２
との間を回路接続状態とし、Ｅ２　ＰＲＯＭ４からＲＡ
Ｍ２へのデータ転送を可能にした後、第４図（ａ）乃至
（ｆ）に示すようなタイミングでアドレス及び各種のメ
モリ制御信号（＊ＣＥ、＊ＯＥ、Ｒ／Ｗ、＊ＷＥ）を生
成し、ＲＡＭ２及びＥ２　ＰＲＯＭ４に送出する。

このタイミング信号発生回路８３より生成される、第４
図（ａ）乃至（ｆ）に示す」量比各メモリ制御信号（＊
ＣＥ、＊ＯＥ、Ｒ／Ｗ、＊ＷＥ）に同期して、Ｅ２　Ｐ
ＲＯＭ４２に格納された（退避された）データかＲＡＭ
２にロード（１１ｆ設定）される。

この際、各アドレス毎のデータ転送終了に汁って、タイ
ミング信号発生回路８３より発生されるカウントアツプ
信号（ＣＵ）によりアドレスカウンタ８２か更新（カウ
ントアツプ）される。

このデータ転送（再設定）時に於いて、最終アドレスの
データ転送が終了すると、最終アドレス検出回路８１よ
りその旨を示すハイレベル（“１”）の１１１力信号が
出力され、同信号によりフリップフロップ８９がリセッ
１−（Ｑ＝”０”）状態となる。

１つタイミ〕り゛信号発生回路８３は上記フリップフロリブ
８９かりせツト（Ｑ−”０”）状態となり、そのセラ！
・出力端（Ｑ）の信号かロウレベル（“０”）状態にな
ると、」１記Ｉ７たＥ−！■〕ＲＯＭ４力日−、ＲＡＭ
２へのデータ転送動作を終了［−３了ドＩノスカウンタ
８２にクリア信号（ＣＬＲ）を送出してアドレスカウン
タ８２をクリアする。

このようにしく、Ｅ”　ＰＲＯＭ４にセーブ（退避）さ
れたデータかＲＡＭ２にロートされる。

Ｌ述の如くして、バックアップ用内蔵電池６の電源電圧
かＲＡＭ２の正常記憶動作を維持できる限界点まで低下
した際に、ＲＡＭ２の内容をＥ２ＰＲＯＭ４に退避する
構成としたことにより、内蔵電池の低下に（十うＲＡＭ
データの内容破壊を回避して信頼性の高いデータ保護機
能を実現できる。又、ＲＡＭ２の格納データをＥ−！Ｆ
ＲＯＭ４に退避した後、ハック′アップ用内蔵電池６か
正常動作を維持てきる新たな電池に交換されたことを認
識して、Ｅ２　ＰＲＯＭ４のデータをＲＡＭ２にロード
する構成としたことにより、信頼性の高いデータ保存機
能をもたせることができるとともに、バックアップ用内
蔵電池６か正常動作を維持できる状態に回復したとき（
内蔵電池６を交換したとき）　　　Ｅ２ＦＲＯＭ４に退
避されたデータをＲＡＭ２に自動的に再設定でき、従っ
て電池交換の後、本体に挿入することにより、本体で即
時にアクセスできる。

上記したような本発明の構成をなすＩＣメモリカードの
適用例を第５図及び第６図を参照して説明する。

第５図は上記した本発明の構成をなすＩＣメモリカード
が適用されるブックタイプパーソナルコンピュータの構
成を示すブロック図であり、第６図は同コンピュータの
外観構成図である。

ここでは、本体のギーホート３７が設けられる筐体側部
、及びＬＣＤ表示部３８か設けられる筐体側部にそれぞ
れＩＣメモリカード挿入用のスロットＡ、Ｂ、Ｃを設け
、これらスロットＡ、Ｂ、Ｃのうち、例えばスロワｌ−
Ａを外８１Ｓ、￥Ｃ！憶川として、同スロットＡに、」
量比実施例（第１図乃至第４図）に示した構成の外部記
憶用のＩＣメモリカード３２を挿入することにより、フ
ロッピィディスク活に代わる外部記憶として用いること
ができる。

尚、上記したデータセーブ制御回路８の構成、及び、Ｒ
ＡＭ２とＥ２　ＰＲＯＭ４との間のデータ転送タイミン
グ等は、第２図に示す構成、及び、第３図、第４図に示
す信号、タイミング等に限るものではなく、他の構成、
及び、信号、タイミング等であってもよい。

［発明の効果］以上詳記したように本発明によれば、ＲＡＭ及び内蔵電
池を実装してなるＩＣメモリカードに於いて、上記ＲＡ
Ｍに格納されたデータを退避する電気的消去可能なＲＯ
Ｍと、上記内蔵電池の電源低下状態を検出するローバッ
テリィ検出回路と、同検出回路より出力された電源低下
状態を示す検出信号を受けて上記ＲＡＭに格納されたデ
ータを上記ＲＯＭに退避する制御回路とを備え、内蔵電
池の電源電圧かＲＡＭの正常記憶動作を維持てきる限界
点まで低下した際にＲＡＭの内容を上記Ｅ２　ＦＲＯＭ
に退避する構成としたことにより、内蔵電池の低下に伴
うＲＡＭデータの内容破壊を回避して信頼性の高いデー
タ保護機能を実現でき、パーソナルコンピュータの外部
記憶媒体として用いることにより、より小形、軽量化か
容易に実現できる。

又、本発明によれば、ＲＡＭ及びバックアップ用電池を
内蔵してなるＩＣメモリカードに於いて、上記ＲＡＭに
格納されたデータを退避する電気的消去可能なＲＯＭと
、上記バックアップ用電池の電源低下状態を検出するロ
ーバッテリィ検出回路と、同検出回路より出力された電
源低下状態を示す検出信号を受けて上記ＲＡＭに格納さ
れたデータを上記ＲＯＭに退避する制御回路と、上記Ｒ
ＡＭの格納データを」−記Ｒ′ＯＭに退避した後、上記
バックアップ用電池が正常動作を維持できる新たな電池
に交換されたことを認識して、上記ＲＯＭのデータを上
記ＲＡＭにロードする手段とを備えてなる構成としたこ
とにより、信頼性の高いデータ保存機能をもたせること
かできるとともに、バックアップ用電池が正常動作を維
持できる状態に回復したとき（電池を交換したとき）、
上記ＲＯＭに退避されたデータを上記ＲＡＭに自動的に
再設定でき、本体で即時にアクセスできる。

【図面の簡単な説明】

第１図は本発明の一実施例に於けるＩＣメモリカードの
構成を示すブロック図、第２図は上記実施例に於けるデ
ータセーブ制御回路の内部構成とその接続インターフェ
イスを示すブロック図、第３図（ａ）乃至（ｆ）はそれ
ぞれ上記実施例に於いてＲＡＭの内容をＥ２　ＦＲＯＭ
にセーブする際の各部のタイミングを示すタイムチャー
ト、第４図は（ａ）乃至（ｆ）はそれぞれ上記実施例に
於いてＲＡＭの内容をＥ２　ＦＲＯＭにセーブする際の
各部のタイミングを示すタイムチャート、第５図は本発
明の構成をなすＩＣメモリカードが適用されるブックタ
イプパーソナルコンピュータの構成を示すブロック図、
第６図は同コンピュータの外観構成図である。 ■・・・インターフェイス回路、２．、、ＲＡＭ。３・・・ＲＡＭ制御回路、４・・・Ｅ２　ＰＲＯＭ、５
・・・ｆｉ号切換回路、６・・・バックアップ用の内蔵
電池、７・・・ローバッテリィ検出回路、８・・・デー
タセーブ制御回路、９・・・バックアップ制御回路、１
０・・・イニシャルリセット信号発生回路、８１・・・
最終アドレス検出回路、８２・・アドレスカウンタ、８
３・・・タイミング信号発生回路、８５・・・アンド回
路、８６・・・インバータ、８７・・・オア回路、８８
．８９・・・フリップフロップ、Ｖｃｃ・・・本体より
受けた動作電源、ＤＬ・・・ローバツテリイ検出信号、
Ｉ　Ｒ−イニシャルリセット信号、ＶＩ３Ｋ・・バック
アップ用電源、ＳＣ・・切換制御信号、ＣＵ・・・カウ
ントアツプ信号、ＣＬＲ・・・クリア信号、＊ＣＥ・・
・チップイネーブル信号、＊ＯＥ・・・アウトプットイ
ネーブル信号、Ｒ／Ｗ・・・リード／ライト切替え信号
、＊ＷＥ・・・ライトイネーブル信号。出願人代理人　弁理士　鈴江武彦

Claims

【特許請求の範囲】

（１）ＲＡＭ及び内蔵電池を実装してなるＩＣメモリカードであって、上記ＲＡＭに格納されたデ
ータを退避する電気的消去可能なＲＯＭと、上記内蔵電
池の電源低下状態を検出するローバッテリィ検出回路と
、同検出回路より出力された電源低下状態を示す検出信
号を受けて上記ＲＡＭに格納されたデータを上記ＲＯＭ
に退避する制御回路とを具備してなることを特徴とする
ＩＣメモリカード。
（２）ＲＡＭ及びバックアップ用電池を内蔵してなるＩ
Ｃメモリカードであって、上記ＲＡＭに格納されたデー
タを退避する電気的消去可能なＲＯＭと、上記バックア
ップ用電池の電源低下状態を検出するローバッテリィ検
出回路と、同検出回路より出力された電源低下状態を示
す検出信号を受けて上記ＲＡＭに格納されたデータを上
記ＲＯＭに退避する制御回路と、上記ＲＡＭの格納デー
タを上記ＲＯＭに退避した後、上記バックアップ用電池
が正常動作を維持できる新たな電池に交換されたことを
認識して、上記ＲＯＭのデータを上記ＲＡＭにロードす
る手段とを具備してなることを特徴とするＩＣメモリカ
ード。