JPH02188724A - 液晶表示装置の端子の形成方法 - Google Patents
液晶表示装置の端子の形成方法Info
- Publication number
- JPH02188724A JPH02188724A JP1007615A JP761589A JPH02188724A JP H02188724 A JPH02188724 A JP H02188724A JP 1007615 A JP1007615 A JP 1007615A JP 761589 A JP761589 A JP 761589A JP H02188724 A JPH02188724 A JP H02188724A
- Authority
- JP
- Japan
- Prior art keywords
- conductive film
- film
- layer
- signal line
- liquid crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 112
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 230000001681 protective effect Effects 0.000 claims abstract description 25
- 239000010408 film Substances 0.000 claims description 356
- 239000010410 layer Substances 0.000 claims description 168
- 239000010409 thin film Substances 0.000 claims description 71
- 238000000034 method Methods 0.000 claims description 21
- 239000002253 acid Substances 0.000 claims description 17
- 239000011159 matrix material Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 abstract description 33
- 229910018904 PSV1 Inorganic materials 0.000 abstract 1
- 238000011109 contamination Methods 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 57
- 239000003990 capacitor Substances 0.000 description 38
- 239000011521 glass Substances 0.000 description 31
- 238000003860 storage Methods 0.000 description 28
- 101100214491 Solanum lycopersicum TFT3 gene Proteins 0.000 description 25
- 230000007547 defect Effects 0.000 description 24
- 238000005530 etching Methods 0.000 description 20
- 230000015572 biosynthetic process Effects 0.000 description 19
- 238000004544 sputter deposition Methods 0.000 description 16
- 239000011651 chromium Substances 0.000 description 15
- 229910052782 aluminium Inorganic materials 0.000 description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 14
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 13
- 229910052804 chromium Inorganic materials 0.000 description 13
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 9
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 239000007789 gas Substances 0.000 description 9
- 229910017604 nitric acid Inorganic materials 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 239000000463 material Substances 0.000 description 8
- 101000653679 Homo sapiens Translationally-controlled tumor protein Proteins 0.000 description 7
- ZBZXYUYUUDZCNB-UHFFFAOYSA-N N-cyclohexa-1,3-dien-1-yl-N-phenyl-4-[4-(N-[4-[4-(N-[4-[4-(N-phenylanilino)phenyl]phenyl]anilino)phenyl]phenyl]anilino)phenyl]aniline Chemical compound C1=CCCC(N(C=2C=CC=CC=2)C=2C=CC(=CC=2)C=2C=CC(=CC=2)N(C=2C=CC=CC=2)C=2C=CC(=CC=2)C=2C=CC(=CC=2)N(C=2C=CC=CC=2)C=2C=CC(=CC=2)C=2C=CC(=CC=2)N(C=2C=CC=CC=2)C=2C=CC=CC=2)=C1 ZBZXYUYUUDZCNB-UHFFFAOYSA-N 0.000 description 7
- 102100029887 Translationally-controlled tumor protein Human genes 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- -1 aluminum-silicon-titanium Chemical compound 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000011295 pitch Substances 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 229910018888 PSV2 Inorganic materials 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000000975 dye Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 239000003566 sealing material Substances 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 239000004925 Acrylic resin Substances 0.000 description 2
- 229920000178 Acrylic resin Polymers 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Natural products P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 2
- IEQUNHXCJVILJQ-UHFFFAOYSA-N aluminum palladium Chemical compound [Al].[Pd] IEQUNHXCJVILJQ-UHFFFAOYSA-N 0.000 description 2
- XMPZTFVPEKAKFH-UHFFFAOYSA-P ceric ammonium nitrate Chemical compound [NH4+].[NH4+].[Ce+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O XMPZTFVPEKAKFH-UHFFFAOYSA-P 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910020968 MoSi2 Inorganic materials 0.000 description 1
- 229910004444 SUB1 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 101100489584 Solanum lycopersicum TFT1 gene Proteins 0.000 description 1
- 101100214488 Solanum lycopersicum TFT2 gene Proteins 0.000 description 1
- 229910004217 TaSi2 Inorganic materials 0.000 description 1
- 229910008479 TiSi2 Inorganic materials 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000004040 coloring Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- HTXDPTMKBJXEOW-UHFFFAOYSA-N iridium(IV) oxide Inorganic materials O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000001044 red dye Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
この発明はたとえば薄膜トランジスタと画素電極とを画
素の一構成要素とするアクティブ・マトリックス方式の
カラー液晶表示装置等の液晶表示装置を製造する方法に
関するものである。 〔従来の技術〕 従来のアクティブ・マトリックス方式の液晶表示装置の
製造方法においては、米国特許第３８２４００３号明細
書に示されるように、ゲート絶縁膜として使用される絶
縁膜を形成したのちに、ドレイン端子を形成している。 〔発明が解決しようとする課題〕 しかし、このような液晶表示装置の製造方法においては
、ゲート絶縁膜として使用される絶縁膜を形成したのち
に、ドレイン端子を形成しているから、走査信号線、ゲ
ート電極の形成、ゲート絶縁膜として使用される絶縁膜
の形成によって、透明ガラス基板の表面が汚染されるの
で、ドレイン端子が剥がれやすい。 この発明は上述の課題を解決するためになされたもので
、端子が剥がれることがない液晶表示装置の製造方法を
提供することを目的とする。 〔課題を解決するための手段〕 この目的を達成するため、この発明においては、薄膜ト
ランジスタと画素電極とを画素の一構成要素とするアク
ティブ・マトリックス方式の液晶表示装置を製造する方
法において、走査信号線、映像信号線のうち先に形成さ
れる第１の信号線を構成すべき第１の導電膜を形成する
と同時に、上記走査信号線、上記映像信号線のうち後に
形成される第２の信号線に接続された端子の第１層を形
成する。 この場合、上記第１の信号線の第２層を構成すべき第２
の導電膜を形成すると同時に、上記端子の第１層の上に
上記第２の導電膜を設け、ゲート絶縁膜として使用され
る絶縁膜を形成し、上記端子の第１層の上の上記第２の
導電膜を除去したのち、上記端子の第１Ｍの上に上記第
２の信号線を構成すべき第３の導電膜からなる第２層を
形成してもよく、またはゲート１ｍ膜として使用される
絶縁膜を形成し、上記端子の第１層の表面を酸で処理し
たのち、上記端子の第１層の上に上記第２の信号線を構
成すべき第３の導電膜からなる第２層を形成してもよい
。 これらの場合、上記第２の信号線の第２層を構成すべき
第４の導電膜を形成すると同時に、上記端子の第２層の
上に上記第４の導電膜を設け、保護膜を形成し、上記端
子の第２層の上の上記第４の導電膜を除去したのち、上
記端子の第２Ｍの上にＩＴＯ膜を形成してもよく、また
は保護膜を形成し、上記端子の第２層の表面を酸で処理
したのち、上記端子の第２層の上にＩＴＯ膜を形成して
もよい。 〔作用〕 この液晶表示装置の製造方法においては、第１の信号線
を構成すべき第１の導電膜を形成すると同時に、第２の
信号線に接続された端子の第１層を形成するから、第１
の信号線の形成、ゲート絶縁膜として使用される絶縁膜
の形成によって、端子の第１層の下の基板の表面が汚染
されることはない。 また、第１の信号線の第２層を構成すべき第２の導電膜
を形成すると同時に、端子の第１層の上に第２の導電膜
を設け、ゲート１ｍ膜として使用される絶縁膜を形成し
たのち、端子の第１層の上の第２の導電膜を除去すれば
、端子の第１層の表面が汚染されることがない。 さらに、絶縁膜を形成し、端子の第１層の表面を酸で処
理すれば、端子の第１層の表面を洗浄することができる
。 また、第２の信号線の第２層を構成すべき第４の導電膜
を形成すると同時に、端子の第２層の上に第４の導電膜
を設け、保護膜を形成したのち、端子の第２層の上の第
４の導電膜を除去すれば、端子の第２層の表面が汚染さ
れることがない。 さらに、保護膜を形成したのち、端子の第２層の表面を
酸で処理すれば、端子の第２層の表面を洗浄することが
できる。 〔実施例〕 この発明を適用すべきアクティブ・マトリックス方式の
カラー液晶表示装置の液晶表示部の一画素を第２図（要
部平面図）で示し、第２図の■−■切断線で切った断面
を第３図で示す、また、第４図（要部平面図）には、第
２図に示す画素を複数配置した液晶表示部の要部を示す
。 第２図〜第４図に示すように、液晶表示装置は、下部透
明ガラス基板５ＵＢＩの内側（液晶側）の表面上に、薄
膜トランジスタＴＰＴおよび透明画素電極ＩＴＯを有す
る画素が構成されている。下部透明ガラス基板５ＯＢ１
はたとえばｌ 、 ｌ ［ｍｍｌ程度の厚さで構成され
ている。 各画素は、隣接する２本の走査信号線（ゲート信号線ま
たは水平信号線）ＧＬと、隣接する２本の映像信号線（
ドレイン信号線または垂直信号Ｊｆｔ）ＤＬとの交差領
域内（４本の信号線で囲まれた領域内）に配置されてい
る。走査信号線ＧＬは、第２図および第４図に示すよう
に、列方向に延在し、行方向に複数本配置されている。 映像信号ＭＤＬは、行方向に延在し、列方向に複数本配
置されている。 各画素の薄膜トランジスタＴＰＴは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ、ＴＰＴ２およびＴＰＴ３で構成
されている。薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれは、実質的に同一サイズ（チャンネル長と幅が同
じ）で構成されている。この分割された薄膜トランジス
タＴＰＴ１〜ＴＦＴ３のそれぞれは、主にゲート電極Ｇ
Ｔ、絶縁膜Ｇ１．ｉ型（真性、 １ｎｔｒｉｎｓｉｃ、
導電型決定不純物がドープされていない）シリコン（Ｓ
ｉ）からなるｉ型半導体層ＡＳ、一対のソース電［１１
ＳＤ１およびドレイン電極ＳＤ２で構成されている。な
お、ソース・ドレインは本来その間のバイアス極性によ
って決まり、この液晶表示装置の回路ではその極性は動
作中反転するので、ソース・ドレインは動作中入れ替わ
ると理解されたい、しかし以下の説明でも、便宜上一方
をソース、他方をドレインと固定して表現する。 前記ゲート電極ＧＴは、第５回（所定の製造工程におけ
る要部平面図）に詳細に示すように、走査信号ａＧＬか
ら行方向（第２図および第５図において下方向）に突出
する丁字形状で構成されている（丁字形状に分岐されて
いる）、つまり、ゲート電極ＧＴは、映像信号線ＤＬと
実質的に平行に延在するように構成されている。ゲート
電極ＧＴは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれの形成領域まで突出するように構成されている。 薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのゲー
ト電極ＧＴは、一体に（共通ゲート電極として）構成さ
れており、同一の走査信号線ＧＬに連続して形成されて
いる。ゲート電極ＧＴは、薄膜トランジスタＴＰＴの形
成領域において大きい段差をなるべく作らないように、
単層の第１導電膜ｇ１で構成する。第１導電膜ｇ１は、
たとえばスパッタで形成されたクロム（Ｃｒ）膜を用い
、１１００［人］程度の膜厚で形成する。 このゲート電極ＧＴは、第２図、第３図および第６図に
示されているように、ｉ型半導体層ＡＳを完全に覆うよ
う（下方からみて）それより太き目に形成される。した
がって、下部透明ガラス基板５ＵＢ１の下方に蛍光灯等
のバックライトを取り付けた場合、この不透明のＣｒゲ
ート電極ＧＴが影となって、半導体ＪｌｔＡＳにはバッ
クライト光が当たらず、前述した光照射による導電現象
すなわちＴＰＴのオフ特性劣化は起きにくくなる。なお
、ゲート電極ＧＴの本来の大きさは０、ソース・ドレイ
ン電極ＳＤＩ、Ｓｎ２間をまたがるに最低限必要な（ゲ
ート電極とソース・ドレイン電極の位置合わせ余裕分も
含めて）＠を持ち、チャンネルｌｌｌ１Ｗを決めるその
奥行き長さはソース・ドレイン電極間の距＃（チャンネ
ル長）Ｌとの比、すなわち相互コンダクタンスｇ鵬を決
定するファクタＷ／Ｌをいくつにするかによって決めら
れる。 この液晶表示装置におけるゲート電極の大きさはもちろ
ん、上述した本来の大きさよりも大きくされる。 ゲート電極ＧＴのゲートおよび遮光の機能面からだけで
考えれば、ゲート電極ＧＴおよびその配ｌ１ＡＧＬは単
一の層で一体に形成してもよく、この場合不透明導電材
料としてＳｉを含有させたＡＩ、純Ａ１、およびＰｄを
含有させたＡ１等を選ぶことができる。 前記走査信号線ＧＬは、第１導電膜ｇ１およびその上部
に設けられた第２導電膜ｇ２からなる複合膜で構成され
ている。この走査信号線ＯＬの第１導電膜ｇ１は、前記
ゲート電極ＧＴの第１導電膜ｇ１と同一製造工程で形成
され、かつ一体に構成されている。第２導電膜ｇ２はた
とえばスパッタで形成されたアルミニウム（ＡＩ）膜を
用い、９００〜４０００［人］程度の膜厚で形成する。 第２導電膜ｇ２は、走査信号線ＧＬの抵抗値を低減し、
信号伝達速度の高速化（画素の情報の書込特性）を図る
ことができるように構成されている。 また、走査信号線ＧＬは、第１導電膜ｇ１の幅寸法に比
べて第２導電膜ｇ２の幅寸法を小さく構成している。す
なわち、走査信号線ＧＬは、その側壁の段差形状をゆる
やかにすることができるので、その上層の絶縁膜ＧＩの
表面を平担化できるように構成されている。 絶縁膜ＧＩは、薄膜トランジスタＴＰＴ１〜ＴＦＴ３の
それぞれのゲート絶縁膜として使用される。絶縁膜ＧＩ
は、ゲート電極ＧＴおよび走査信号ｉＧＬの上層に形成
されている。ＭＡ縁膜ＧＩはたとえばプラズマＣＶＤで
形成された窒化珪素膜を用い、３０００［人］程度の膜
厚で形成する。前述のように、絶縁膜ＧＩの表面は、薄
膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれの形成領
域および走査信号線ＧＬ形成領域において平担化されて
いる。 ｉ型半導体層ＡＳは、第６図（所定の製造工程における
要部平面図）で詳細に示すように、複数に分割された薄
膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのチャネ
ル形成領域として使用される。複数に分割された薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体
層Ａｓは１画素内において一体に構成されている。すな
わち、画素の分割された複数の薄膜トランジスタＴＰＴ
１〜ＴＦＴ３のそれぞれは、１つの（共通の）ｉ型半導
体層Ａｓの島領域で構成されている。ｉ型半導体層ＡＳ
は、非晶質シリコン膜または多結晶シリコン膜で形成し
、約１８００［人］程度の膜厚で形成する。 このｉ型半導体層ＡＳは、供給ガスの成分を変えてＳｉ
３Ｎ４からなる絶縁膜ＧＩの形成に連続して、同じプラ
ズマＣＶＤ装置で、しかもその装置から外部に露出する
ことなく形成される。また、オーミックコンタクト用の
ＰをドープしたＮ＋型半導体層ｄｏ（第３図）も同様に
連続して約４００［人］の厚さに形成される。しかる後
、下部透明ガラス基板５ＵＢＩはＣＶＤ装置から外に取
り出され、写真処理技術により、Ｎ１型半導体層ｄｏお
よびｉ型半導体層ＡＳは第２図、第３図および第６図に
示すように独立した島状にパターニングされる。 このように、画素の複数に分割された簿膜トランジスタ
ＴＰＴ１〜ＴＦＴ３のそれぞれのｉ型半導体層ＡＳを一
体に構成することにより、薄膜トランジスタＴＰＴＩ〜
ＴＦＴ３のそれぞれに共通のドレイン電極ＳＤ２がｉ型
半導体層ＡＳ（実際には、第１導電膜ｇ１の膜厚、Ｎ＋
型半導体層ｄ０の膜厚およびｉ型半導体１ｉ！Ａｓの膜
厚とを加算した膜厚に相当する段差）をドレイン電極Ｓ
Ｄ２側からｉ型半導体層Ａｓ側に向って１度乗り越える
だけなので、ドレイン電極ＳＤ２が断線する確率が低く
なり、点欠陥の発生する確率を低減することができる。 つまり、この液晶表示装置では。 ドレイン電極ＳＤ２がｉ型半導体ＭＡｓの段差を乗り越
える際に画素内に発生する点欠陥が３分の１に低減でき
る。 また、この液晶表示装置のレイアウトと異なるが、ｉ型
半導体層ＡＳを映像信号線ＤＬが直接乗り越え、この乗
り越えた部分の映像信号線ＤＬをドレイン電極ＳＤ２と
して構成する場合、映像信号線ＤＬ（ドレイン電極５Ｄ
２）がｉ型半導体層Ａｓを乗り越える際の断線に起因す
る線欠陥の発生する確率を低減することができる。つま
り、画素の複数に分割された薄膜トランジスタＴＰＴＩ
〜ＴＦＴ３のそれぞれのｉ型半導体層ＡＳを一体に構成
することにより、映像信号線ＤＬ（ドレイン電極５Ｄ２
）がｉ型半導体層Ａｓを１度だけしか乗り越えないため
である（実際には１乗り始めと乗り終わりの２度である
）。 前記ｉ型半導体層ＡＳは、第２図および第６図に詳細に
示すように、走査信号ＩＯＬと映像信号線ＤＬとの交差
部（クロスオーバ部）の両者間まで延在させて設けられ
ている。この延在させたｉ型半導体層Ａｓは、交差部に
おける走査信号線ＧＬと映像信号線ＤＬとの短絡を低減
するように構成されている。 画素の複数に分割された薄膜トランジスタＴＰＴ１〜Ｔ
ＦＴ３のそれぞれのソース電極ＳＤＩとドレイン電極Ｓ
Ｄ２とは、第２図、第３図および第７図（所定の製造工
程における要部平面図）で詳細に示すように、ｉ型半導
体層ＡＳ上にそれぞれ離隔して設けられている。ソース
電極ＳＤ１、ドレイン電極ＳＤ２のそれぞれは、回路の
バイアス極性が変ると、動作上、ソースとドレインとが
入れ替わるように構成されている。つまり、薄膜トラン
ジスタＴＰＴは、ＦＥＴと同様に双方向性である。 ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、
Ｎ＋型半導体層ｄｏに接触する下層側から、第１導電膜
ｄ１、第２導電膜ｄ２．第３導電膜ｄ３を順次重ね合わ
せて構成されている。ソース電極ＳＤＩの第１導電膜ｄ
１、第２導電膜ｄ２および第３導電膜ｄ３は、ドレイン
電極ＳＤ２のそれぞれと同一製造工程で形成される。 第１導電膜ｄ１は、スパッタで形成したクロム膜を用い
、５００−１０００［人］の膜厚（この液晶表示装置で
は、６００［人コ程度の膜厚）で形成する。クロム膜は
、膜厚を厚く形成するとストレスが大きくなるので、２
０００［入］程度の膜厚を越えない範囲で形成する。ク
ロム膜は、Ｎ＋型半導体層ｄｏとの接触が良好である。 クロム膜は、後述する第２導電膜ｄ２のアルミニウムが
Ｎ＋型半導体ＭｄＯに拡散することを防止する、所謂バ
リア層を構成する。第１導電膜ｄ１としては、クロム膜
の他に。 高融点金属（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シ
リサイド（ＭｏＳｉ２、ＴｉＳｉ２、ＴａＳｉ２、ＷＳ
ｉ２）膜で形成してもよい。 第１導電膜ｄ１を写真処理でパターニングした後、同じ
写真処理用マスクであるいは第１導電膜ｄ１をマスクと
してＮ＋型半導体層ｄＯが除去される。つまり、ｉ型半
導体層ＡＳ上に残っていたＮ＋型半導体層ｄＯは第１導
電膜ｄ１以外の部分がセルファラインで除去される。こ
のとき Ｎ＋型半導体層ｄｏはその厚さ分は全て除去さ
れるようエッチされるのでｉ型半導体層ＡＳも若干その
表面部分でエッチされるが、その程度はエッチ時間で制
御すればよい。 しかる後、第２導電膜ｄ２がアルミニウムのスパッタリ
ングで３０００〜５５００［人］の膜厚（この液晶表示
装置では、３５００［入］程度の膜厚）に形成される。 アルミニウム膜は、クロム膜に比べてストレスが小さく
、厚い膜厚に形成することが可能で、ソース電極ＳＤＩ
、ドレイン電極ＳＤ２および映像信号線ＤＬの抵抗値を
低減するように構成されている。第２導電膜ｄ２は、薄
膜トランジスタＴＰＴの動作速度の高速化および映像信
号ＩＤＬの信号伝達速度の高速化を図ることができるよ
うに構成されている。つまり、第２導電膜ｄ２は１画素
の書込特性を向上することができる。第２導電膜ｄ２と
しては、アルミニウム膜の他に、シリコン（Ｓｉ）や銅
（Ｃｕ）やパラジウム（Ｐｄ）を添加物として含有させ
たアルミニウム膜で形成してもよい。 第２導電膜ｄ２の写真処理技術によるパターニング後、
第３導電膜ｄ３がスパッタで形成された透明導電膜（Ｉ
ＴＯ：ネサ膜）を用い、１０００〜２０００［人］の膜
厚（この液晶表示装置では、１２００［人コ程度の膜厚
）で形成される。この第３導電膜ｄ３は、ソース電極Ｓ
ＤＩ、ドレイン電極ＳＤ２および映像信号ＩＤＬを構成
するとともに、透明画素電極ＩＴＯを構成するようにな
っている。 ソース電極ＳＤＩの第１導電膜ｄ１、ドレイン電極ＳＤ
２の第１導電膜ｄ１のそれぞれは、上層の第２導電膜ｄ
２および第３導電膜ｄ３に比べてチャネル形成領域側を
大きいサイズで構成している。つまり、第１導電膜ｄ１
は、第１導電膜ｄ１と第２導電膜ｄ２および第３導電膜
ｄ３との間の製造工程におけるマスク合せずれが生じて
も、第２導電膜ｄ２および第３導電膜ｄ３に比べて大き
いサイズ（第１導電膜ｄ１〜第３導電１１ｄ３のそれぞ
れのチャネル形成領域側がオンザラインでもよい）にな
るように構成されている。ソース電極ＳＤＩの第１導電
膜ｄ１．ドレイン電極ＳＤ２の第１導電膜ｄ１のそれぞ
れは、薄膜トランジスタＴＰＴのゲート長りを規定する
ように構成されている。 このように、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３において、ソース電極ＳＤＩ、ドレ
イン電極ＳＤ２のそれぞれの第１導電膜ｄ１のチャネル
形成領域側を第２導電膜ｄ２および第３導電膜ｄ３に比
べて大きいサイズで構成することにより、ソース電極Ｓ
ＤＩ、ドレイン電極ＳＤ２のそれぞれの第１導電膜ｄ１
間の寸法で、薄膜トランジスタＴＰＴのゲート長りを規
定することができる。第１導電膜ｄ１間の離隔寸法（ゲ
ート長し）は、加工精度（パターンニング精度）で規定
することができるので、薄膜トランジスタＴＦＴＩ〜Ｔ
ＦＴ３のそれぞれのゲート長りを均一にすることができ
る。 ソース電極ＳＤＩは、前記のように、透明画素電極ＩＴ
Ｏに接続されている。ソース電極ＳＤｌは、ｉ型半導体
１！ｌＡｓの段差形状（第１導電膜ｇ１の膜厚、Ｎ＋型
半導体層ｄｏの膜厚およびｉ型半導体層ＡＳの膜厚とを
加算した膜厚に相当する段差）に沿って構成されている
。具体的には、ソース電極ＳＤＩは、ｉ型半導体ＮＡｓ
の段差形状に沿って形成された第１導電ｇｌｄｌと、こ
の第１導電膜ｄ１の上部にそれに比べて透明画素電極Ｉ
ＴＯと接続される側を小さいサイズで形成した第２導電
膜ｄ２と、この第２導電膜から露出する第１導電膜ｄ１
に接続された第３導電膜ｄ３とで構成されている。ソー
ス電極ＳＤＩの第１導電膜ｄ１は、Ｎ＋ｉ半導体層ｄｏ
との接着性が良好であり、かつ主に第２導電膜ｄ２から
の拡散物に対するバリア層として構成されている。ソー
ス電極ＳＤＩの第２導１！ｌ１ｄ２は、第１導電膜ｄ１
のクロム膜がストレスの増大から厚く形成できず、ｉ型
半導体層Ａｓの段差形状を乗り越えられないので、この
ｉ型半導体層ＡＳを乗り越えるために構成されている。 つまり、第２導電膜ｄ２は、厚く形成することでステッ
プカバレッジを向上している。 第２導電膜ｄ２は、厚く形成できるので、ソース電極Ｓ
ＤＩの抵抗値（ドレイン電極ＳＤ２や映像信号線ＤＬに
ついても同様）の低減に大きく寄与している。第３導電
膜ｄ３は、第２導電膜ｄ２のｉ型半導体層Ａｓに起因す
る段差形状を乗り越えることができないので、第２導電
膜ｄ２のサイズを小さくすることで露出する第１導電膜
ｄ１に接続するように構成されている。第１導電膜ｄ１
と第３導電膜ｄ３とは、接着性が良好であるばかりか、
両者間の接続部の段差形状が小さいので、確実に接続す
ることができる。 このように、薄膜トランジスタＴＰＴのソース電極ＳＤ
Ｉを、少なくともｉ型半導体層Ａｓに沿って形成された
バリア層としての第１導電膜ｄ１と、この第１導電膜ｄ
１の上部に形成され、第１導電膜ｄ１に比べて比抵抗値
が小さく、かつ第１導電膜ｄ１に比べて小さいサイズの
第２導電膜ｄ２とで構成し、この第２導電膜ｄ２から露
出する第１導電膜ｄ１に透明画素電極ＩＴＯである第３
導電膜ｄ３を接続することにより、薄膜トランジスタＴ
ＰＴと透明画素電極ＩＴＯとを確実に接続することがで
きるので、断線に起因する点欠陥を低減することができ
る。しかも、ソース電極ＳＤＩは、第１導電膜ｄ１によ
るバリア効果で、抵抗値の小さい第２導電膜ｄ２（アル
ミニウム膜）を用いることができるので、抵抗値を低減
することができる。 ドレイン電極ＳＤ２は、映像信号線ＤＬと一体に構成さ
れており、同一製造工程で形成されている。ドレイン電
極ＳＤ２は、映像信号線ＤＬと交差する列方向に突出し
たＬ字形状で構成されている。つまり、画素の複数に分
割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞ
れのドレイン電極ＳＤ２は、同一の映像信号線ＤＬに接
続されている。 前記透明画素電極ＩＴＯは、各画素毎に設けられており
、液晶表示部の画素電極の一方を構成する。透明画素電
極ＴＴＯは、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３のそれぞれに対応して３つの透明画
素電極（分割透明画素電極）ＩＴＯＩ、ＩｒＯ２および
ＩｒＯ３に分割されている。透明画素電極ＩＴＯＩは、
薄膜トランジスタＴＦＴ１のソース電極ＳＤＩに接続さ
れている。透明画素電極ＩＴＯ２は、薄膜トランジスタ
ＴＰＴ２のソース電極ＳＤＩに接続されている。透明画
素電極ＩＴＯ３は、薄膜トランジスタＴＦＴ３のソース
電＠ＳＤ１に接続されている。 透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれは、薄膜ト
ランジスタＴＰＴ１〜ＴＦＴ３のそれぞれと同様に、実
質的に同一サイズで構成されている。 透明画素電極ＩＴＯＩ〜ＩＴ○３のそれぞれは。 薄膜トランジスタＴＰＴ１〜ＴＦＴ３のそれぞれのｉ型
半導体ＭＡＳを一体に構成しである（分割されたそれぞ
れの薄膜トランジスタＴＰＴを一個所に集中的に配置し
である）ので、Ｌ字形状で構成している。 このように、隣接する２本の走査信号１ｊｌＧＬと隣接
する２本の映像信号線ＤＬとの交差領域内に配置された
画素の薄膜トランジスタＴＰＴを複数の薄膜トランジス
タＴＰＴＩ〜ＴＦＴ３に分割し、この複数に分割された
薄膜トランジスタＴＰＴ １〜ＴＦＴ３のそれぞれに複
数に分割した透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞ
れを接続することにより１画素の分割された一部分（た
とえば、薄膜トランジスタＴＦＴＩ）が点欠陥になるだ
けで、画素の全体としては点欠陥でなくなる（薄膜トラ
ンジスタＴＦＴ２およびＴＦＴ３が点欠陥でない）ので
、画素全体としての点欠陥を低減することができる。 また、前記画素の分割された一部の点欠陥は。 画素の全体の面積に比べて小さい（この液晶表示装置の
場合、画素の３分の１の面積）ので、前記点欠陥を見に
くくすることができる。 また、前記画素の分割された透明画素電極ＩＴＯ１〜Ｉ
ＴＯ３のそれぞれを実質的に同一サイズで構成すること
により、画素内の点欠陥の面積を均一にすることができ
る。 また、前記画素の分割された透明画素電極ＩＴＯ１〜Ｉ
ＴＯ３のそれぞれを実質的に同一サイズで構成すること
により、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと
共通透明画素電極ＩＴＯとで構成されるそれぞれの液晶
容量（Ｃｐｉｘ ）と、この透明画素電極ＩＴＯＩ〜Ｉ
ＴＯ３のそれぞれに付加される透明画素電極ＩＴＯＩ〜
ＩＴ○３とゲート電極ＧＴとの重ね合せで生じる重ね合
せ容量（Ｃｇｓ）とを均一にすることができる。つまり
、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれは液晶容
量および重ね合せ容量を均一にすることができるので、
この重ね合せ容量に起因する液晶ＬＣの液晶分子に印加
されようとする直流成分を均一とすることができ、この
直流成分を相殺する方法を採用した場合、各画素の液晶
にかかる直流成分のばらつきを小さくすることができる
。 薄膜トランジスタＴＰＴおよび透明画素電極ＩＴＯ上に
は、保護膜ＰＳＶＩが設けられている。 保護膜ＰＳＶＩは、主に薄膜トランジスタＴＰＴを湿気
等から保護するために形成されており、透明性が高くし
かも耐湿性の良いものを使用する。 保護膜ＰＳＶＩは、たとえばプラズマＣＶＤで形成した
酸化珪素膜や窒化珪素膜で形成されており。 ５０００〜１１０００［人］の膜厚（この液晶表示装置
では。 ８０００［人］程度の膜厚）で形成する。 薄膜トランジスタＴＦＴ上の保護膜ＰＳＶＩの上部には
、外部光がチャネル形成領域として使用されるｉ型半導
体層ＡＳに入射されないように、遮蔽膜ＬＳが設けられ
ている。第２図に示すように、遮蔽膜ＬＳは、点線で囲
まれた領域内に構成されている。遮蔽膜ＬＳは、光に対
する遮蔽性が高い、たとえばアルミニウム膜やクロム膜
等で形成されており、スパッタで１０００［人］程度の
膜厚に形成する。 したがって、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の共
通半導体層ＡＳは上下にある遮光膜ＬＳおよび太き目の
ゲート電極ＧＴによってサンドインチにされ、外部の自
然光やバックライト光が当たらなくなる。遮光膜ＬＳと
ゲート電極ＧＴは半導体層ＡＳより太き目でほぼそれと
相似形に形成され、両者の大きさはほぼ同じとされる（
図では境界線が判るようゲート電＠ＧＴを遮光膜ＬＳよ
り小さ目に描いている）。 なお、バックライトを上部透明ガラス基板５ＵＢｚ側に
取り付け、下部透明ガラス基板５ＵＢＩを観察側（外部
露出側）とすることもでき、この場合は遮光膜ＬＳはバ
ックライト光の、ゲート電極ＧＴは自然光の遮光体とし
て働く。 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように構成されている。つまり、薄膜トラン
ジスタＴＰＴは、透明画素電極ＩＴＯに印加される電圧
を制御するように構成されている。 液晶ＬＣは、下部透明ガラス基板５ＵＢＩと上部透明ガ
ラス基板５ＵＢ２との間に形成された空間内に、液晶分
子の向きを設定する下部配向膜０ＲＩＩおよび上部配向
膜０ＲＩ２に規定され、封入されている。 下部配向膜０ＲＩＩは、下部透明ガラス基板５ＵＢＩ側
の保護膜ＰＳＶＩの上部に形成される。 上部透明ガラス基板５ＵＢ２の内側（液晶側）の表面に
は、カラーフィルタＦＩＬ、保護膜ＰＳＶ２．共通透明
画素電極（ＣＯＭ）ＩＴ○および前記上部配向膜０ＲＩ
２が順次積層して設けられている。 前記共通透明画素電極ＩＴＯは、下部透明ガラス基板５
ＵＢＩ側に画素毎に設けられた透明画素電極ＩＴＯに対
向し、隣接する他の共通透明画素電極ＩＴＯと一体に構
成されている。この共通透明画素電極ＩＴＯには、コモ
ン電圧ＶＣＯＩ＋が印加されるように構成されている。 コモン電圧Ｖｃｏａ＋は、映像信号線ＤＬに印加される
ロウレベルの姫動電圧Ｖ ｄ ｓｉｎとハイレベルの關
動電圧Ｖ ｄ ｍａｘとの中間電位である。 カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。 カラーフィルタＦＩＬは１画素に対向する位置に各画素
ごとに構成され、染め分けられている。すなわち、カラ
ーフィルタＦＩＬは、画素と同様に、隣接する２本の走
査信号線ＧＬと隣接する２本の映像信号線ＤＬとの交差
領域内に構成されている。各画素は、カラーフィルタＦ
ＩＬの個々の、所定色フィルタ内において、複数に分割
されている。 カラーフィルタＦＩＬは、つぎのように形成することが
できる。まず、上部透明ガラス基板５ＵＢ２の表面に染
色基材を形成し、フォトリソグラフィ技術で赤色フィル
タ形成領域以外の染色基材を除去する。この後、染色基
材を赤色染料で染め、固着処理を施し、赤色フィルタＲ
を形成する。次に、同様な工程を施すことによって、緑
色フィルタＧ、青色フィルタＢを順次形成する。 このように、カラーフィルタＦＩＬの各色フィルタを各
画素と対向する交差領域内に形成することにより、カラ
ーフィルタＦＩＬの各色フイルタ間に、走査信号線ＧＬ
、映像信号線ＤＬのそれぞれが存在するので、それらの
存在に相当する分、各画素とカラーフィルタＦＩＬの各
色フィルタとの位置合せ余裕寸法を確保する（位置合せ
マージンを大きくする）ことができる、さらに、カラー
フィルタＦＩＬの各色フィルタを形成する際に。 異色フィルタ間の位置合せ余裕寸法を確保することがで
きる。 すなわち、この液晶表示装置では、隣接する２本の走査
信号線ＯＬと隣接する２本の映像信号線ＤＬとの交差領
域内に画素を構成し、この画素を複数に分割し、この画
素に対向する位置にカラーフィルタＦＩＬの各色フィル
タを形成することにより、前述の点欠陥を低減すること
ができるとともに、各画素と各色フィルタとの位置合せ
余裕寸法を確保することができる。 保護膜ＰＳＶ２は、前記カラーフィルタＦＩＬを異なる
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている。保護膜ＰＳＶ２は、たとえばア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている。 この液晶表示装置は、下部透明ガラス基板ＳＵＢ１側、
上部透明ガラス基板５ＵＢ２側のそれぞれの層を別々に
形成し、その後下部透明ガラス基板５ＵＢＩと上部透明
ガラス基板５ＵＢ２とを重ね合せ、両者間に液晶ＬＣを
封入することによって組み立てられる。 前記液晶表示部の各画素は、第４図に示すように、走査
信号線ＯＬが延在する方向と同一列方向に複数配置され
、画素列Ｘ 、、 ｘ、、 ｘ３． ｘ４．・・・のそ
れぞれを構成している。各画素列Ｘユ、Ｘ２゜ｘ、、Ｘ
４．・・・のそれぞれの画素は、薄膜トランジスタＴＰ
ＴＩ〜ＴＦＴ３および透明画素電極ＩＴ０１〜ＩＴＯ３
の配置位置を同一に構成している。 つまり、画素列Ｘ工、Ｘ１．・・・のそれぞれの画素は
、薄膜トランジスタＴＰＴ１〜ＴＦＴ３の配置位置を左
側、透明画素電極ＩＴＯＩ〜ＩＴＯ３の配置位置を右側
に構成している。画素列Ｘｉ、 Ｘ３．・・・のそれぞ
れの行方向の次段の画素列Ｘ、、Ｘ４．・・・のそれぞ
れの画素は、画素列Ｘｉ、ｘ３．・・・のそれぞれの画
素を前記映像信号線ＤＬに対して線対称で配置した画素
で構成されている。すなわち１画素列Ｘ、、Ｘ４．・・
・のそれぞれの画素は、薄膜トランジスタＴＰＴＩ〜Ｔ
ＦＴ３の配置位置を右側。 透明画素電極ＩＴＯＩ−ＩＴＯ３の配置位置を左側に構
成している。そして、画素列Ｘ２．Ｘ４．・・・のそれ
ぞれの画素は、画素列Ｘ１ｓＸａｔ・・・のそ九ぞれの
画素に対し、列方向に半画素間隔移動させて（ずらして
）配置されている。つまり、画素列Ｘの各画素間隔を１
．０ （１，０ピツチ）とすると１次段の画素列Ｘは、
各画素間隔を１．０とし、前段の画素列Ｘに対して列方
向に０．５画素間隔（０，５ピツチ）ずれている、各画
素間を行方向に延在する映像信号＠ＤＬは、各画素列Ｘ
間において、半画素間隔分（０，５ピツチ分）列方向に
延在するように構成されている。 このように、液晶表示部において、薄膜トランジスタＴ
ＰＴおよび透明画素電極ＩＴＯの配置位置が同一の画素
を列方向に複数配置して画素列Ｘを構成し、画素列Ｘの
次段の画素列Ｘを、前段の画素列Ｘの画素を映像信号４
１１ＤＬに対して線対称で配置した画素で構成し、次段
の画素列を前段の画素列に対して半画素間隔移動させて
構成することにより、第８図（画素とカラーフィルタと
を重ね合せた状態における要部平面図）で示すように、
前段の画素列Ｘの所定色フィルタが形成された画素（た
とえば、画素列Ｘ３の赤色フィルタＲが形成された画素
）と次段の画素列Ｘの同一色フィルタが形成された画素
（たとえば１画素列Ｘ４の赤色フィルタＲが形成された
画素）とを１．５画素間隔（１，５ピツチ）離隔するこ
とができる。つまり、前段の画素列Ｘの画素は、最つど
も近傍の次段の画素列の同一色フィルタが形成された画
素と常時１．５画素間隔分離隔するように構成されてお
り、カラーフィルタＦＩＬはＲＧＢの三角形配置構造を
構成できるようになっている。カラーフィルタＦＩＬの
ＲＧＢの三角形配置構造は、各色の混色を良くすること
ができるので、カラー画像の解像度を向上することがで
きる。 また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる。したかって、映像信号線Ｄ
Ｌの引き回しをなくしその占有面積を低減することがで
き、又映像信号線ＤＬの迂回をなくし多層配線構造を廃
止することができる。 この液晶表示部の構成を回路的に示すと、第９図（液晶
表示部の等価回路図）に示すようになる。 第９図に示すＸｉＧ、Ｘｉ＋ＩＧ、・・・は、緑色フィ
ルタＧが形成される画素に接続された映像信号線ＤＬで
ある。ＸｉＢ、Ｘｉ＋ＩＢｙ・・・は、青色フィルタＢ
が形成される画素に接続された映像信号線ＤＬである−
Ｘ ｘ ＋ Ｉ Ｒｓ Ｘ ｉ＋ ２ Ｒｅ・・・は
、赤色フィルタＲが形成される画素に接続された映像信
号線ＤＬである。これらの映像信号線ＤＬは、映像信号
駆動回路で選択される。Ｙｉは前記第４図および第８図
に示す画素列Ｘｉを選択する走査信号線ＯＬである。同
様に、Ｙｉ＋１．Ｙｉ＋２゜・・・のそれぞれは、画素
列Ｘ、、Ｘ□、・・・のそれぞれを選択する走査信号線
ＧＬである。これらの走査信号線ＧＬは、垂直走査回路
に接続されている。 前記第３図の中央部は一画素部分の断面を示しているが
、左側は下部透明ガラス基板５ＵＢＩおよび上部透明ガ
ラス基板５ＵＢ２の左側縁部分で外部引出配線の存在す
る部分の断面を示している。 右側は、透明ガラス基板５ＵＢＩおよび５ＵＢ２の右側
縁部分で外部引出配線の存在しない部分の断面を示して
いる。 第３図の左側、右側のそれぞれに示すシール材ＳＬは、
液晶ＬＣを封止するように構成されており、液晶封入口
（図示していない）を除く透明ガラス基板５ＵＢＩおよ
び５ＵＢ２の総周囲全体に沿って形成されている。シー
ル材ＳＬは、たとえばエポキシ樹脂で形成されている。 前記上部透明ガラス基板５ＵＢＺ側の共通透明画素電極
ＩＴＯは、少なくとも一個所において、銀ペースト材Ｓ
ＩＬによって、下部透明ガラス基板５ＵＢＩ側に形成さ
れた外部引出配線に接続されている。この外部引出配線
は、前述したゲート電極ＧＴ、ソース電極ＳＤＩ、ドレ
イン電極ＳＤ２のそれぞれと同一製造工程で形成される
。 前記配向膜０ＲＩＩおよび０ＲＩ２、透明画素電極ＩＴ
Ｏ１共通透明画素電極ＩＴＯ１保護膜ＰＳＶＩおよびＰ
ＳＶ２、絶縁膜ＧＩのそれぞれの層は、シール材ＳＬの
内側に形成される。偏光板ＰＯＬは、下部透明ガラス基
板５ＵＢＩ、上部透明ガラス基板５ＵＢ２のそれぞれの
外側の表面に形成されている。 第１０図はこの発明を適用すべき他のアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の画素
の要部およびシール部周辺部の断面図、第１１ａ図は第
１０図に示した液晶表示装置の液晶表示部の一画素を示
す要部平面図、第１１ｂ図は第１１ａ図のＡ−Ａ切断線
で切った部分の断面図、第１２図は第１１ａ図に示す画
素を複数配置した液晶表示部の要部平面図、第１３図〜
第１５図は第１１ａ図に示す画素の所定の製造工程にお
ける要部平面図、第１６図は第１２図に示す画素とカラ
ーフィルタとを重ね合せた状態における要部平面図であ
るに の液晶表示装置においては、液晶表示部の各画素の開口
率を向上することができるとともに、液晶にかかる直流
成分を小さくし、液晶表示部の点欠陥を低減しかつ黒む
らを低減することができる。 この液晶表示装置は、第１１ａ図に示すように、液晶表
示部の各画素内のｉ型半導体層ＡＳを薄膜トランジスタ
ＴＦＴＩ〜ＴＦＴ３毎に分割して構成されている。つま
り、画素の複数に分割された薄膜トランジスタＴＰＴＩ
〜ＴＦＴ３のそれぞれは、独立したｉ型半導体層ＡＳの
島領域で構成されている。 また、薄膜トランジスタＴ Ｆ ’１” １〜ＴＦＴ３
のそれぞれに接続される透明画素電極ＩＴＯ１〜■ＴＯ
３のそれぞれは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３
と接続される辺と反対側の辺において、行方向の次段の
走査信号線ＧＬと重ね合わされている。この重ね合せは
、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれを一方の
電極とし、次段の走査信号線ＧＬを他方の電極とする保
持容量素子（静電容量素子）Ｃａｄｄを構成する。この
保持容量素子Ｃａｄｄの誘電体膜は、薄膜トランジスタ
ＴＦＴのゲートＭ縁膜として使用される絶縁膜Ｇｌと同
一層で構成されている。 ゲート電極ＧＴは、第２図等に示した液晶表示装置と同
様、ｉ型半導体層ＡＳより太き目に形成されるが、この
液晶表示装置では薄膜トランジスタＴＰＴＩ〜ＴＦＴ３
が独立したｉ型半導体層ＡＳごとに形成されているため
、各薄膜トランジスタＴＰＴごとに太き目のパターンが
形成される。 また、上部透明ガラス基板５ＵＢ２の走査信号線ＧＬ、
映像信号線ＤＬ、薄膜トランジスタＴＰＴに対応する部
分にブラックマトリックスパターンＢＭが設けられてい
るから、画素の輪郭が明瞭になるので、コントラストが
向上するとともに。 外部の自然光が薄膜トランジスタＴＰＴに当たるのを防
止することができる。 第１１ａ図に記載される画素の等価回路を第１７図（等
価回路図）に示す。第１７図において、前述と同様に、
Ｃｇｓは薄膜トランジスタＴＰＴのゲート電極ＧＴおよ
びソース電極ＳＤＩで形成される重ね合せ容量である。 重ね合せ容量Ｃｇｓの誘電体膜は絶縁膜ＧＩである。Ｃ
ｐｉｘは透明画素電極ＩＴＯ（ＰＩＸ）および共通透明
画素電極ＩＴＯ（ＣＯＭ）間で形成される液晶容量であ
る。液晶容量Ｃｐｉｘの誘電体膜は液晶ＬＣ１保護膜ｐ
ｓｖ１および配向膜０ＲＩＩ、０ＲＩ２１’ある。 Ｖｌｃは中点電位である。 前記保持容量素子Ｃａｄｄは、薄膜トランジスタＴＰＴ
がスイッチングするとき、中点電位（画素電極電位）ｖ
ｌｃに対するゲート電位変化ΔＶｇの影響を低減するよ
うに働く。この様子を式で表すと次式となる。 ΔＶ ｌｅ ＝ （（Ｃｇｓ／ （Ｃｇｓ＋Ｃａｄｄ＋
Ｃｐｉｘ）） ＸΔＶｇここで、ΔＶｌｃはΔＶｇによ
る中点電位の変化分を表わす。この変化分Δ■ｌＣは液
晶に加わる直流成分の原因となるが、保持容量素子Ｃａ
ｄｄの保持容量を大きくすればする程その値を小さくす
ることができる。また、保持容量素子Ｃａｄｄは放電時
間を長くする作用もあり、薄膜トランジスタＴＰＴがオ
フした後の映像情報を長く蓄積する。液晶ＬＣに印加さ
れる直流成分の低減は、液晶ＬＣの寿命を向上し、液晶
表示画面の切り替え時に前の画像が残るいわゆる焼き付
きを低減することができる。 上述したように、ゲート電極ＧＴは半導体層ＡＳを完全
に覆うよう大きくされている分、ソース・ドレイン電極
ＳＤＩ、Ｓｎ２とのオーバラップ面積が増え、したがっ
て寄生容量Ｃｇｓが大きくなり中点電位Ｖｌｃはゲート
（走査）信号Ｖｇの影響を受は易くなるという逆効果が
生じる。しかし、保持容量素子Ｃａｄｄを設けることに
よりこのデメリットも解消することができる。 また、２本の走査信号線ＧＬと２本の映像信号線ＤＬと
の交差領域内に画素を有する液晶表示装置において、前
記２本の走査信号線ＧＬのうちの一方の走査信号線ＧＬ
で選択される画素の薄膜トランジスタＴＰＴを複数に分
割し、この分割された薄膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３のそれぞれに透明画素電極ＩＴＯを複数に分割した
それぞれ（ＩＴＯＩ〜ＩＴＯ３）を接続し、この分割さ
れた透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれにこの
画素電極ＩＴＯを一方の電極とし前記２本の走査信号線
ＯＬのうちの他方の走査信号線ＧＬを容量電極線として
用いて他方の電極とする保持容量素子Ｃａｄｄを構成す
ることにより、前述のように、画素の分割された一部分
が点欠陥になるだけで１画素の全体としては点欠陥でな
くなるので、画素の点欠陥を低減することができるとと
もに、前記保持容量素子Ｃａｄｄで液晶ＬＣに加わる直
流成分を低減することができるので、液晶ＬＣの寿命を
向上することができる。とくに１画素を分割することに
より、薄膜トランジスタＴＰＴのゲート電極ＧＴとソー
ス電極ＳＤ１またはドレイン電極ＳＤ２との短絡に起因
する点欠陥を低減することができるとともに、透明画素
電極ＩＴＯ１〜工ＴＯ３のそれぞれと保持容量素子Ｃａ
ｄｄの他方の電極（容量電極線）との短絡に起因する点
欠陥を低減することができる。後者側の点欠陥はこの液
晶表示装置の場合３分の１になる。この結果、前記画素
の分割された一部の点欠陥は、画素の全体の面積に比べ
て小さいので、前記点欠陥を見にくくすることができる
。 前記保持容量素子Ｃａｄｄの保持容量は、画素の書込特
性から、液晶容量Ｃｐｉｘに対して４〜８倍（４・Ｃｐ
ｉｘ（Ｃａｄｄ（８・Ｃｐｉｘ） 、重ね合せ容量Ｃ（
ｓに対して８〜３２倍（８・Ｃｇｓ＜Ｃａｄｄ＜３２・
Ｃｇｓ）程度の値に設定する。 また、前記走査信号線ＯＬを第１導電膜（クロム膜）ｇ
ｌに第２導電膜（アルミニウム膜）ｇ２を重ね合せた複
合膜で構成し、前記保持容量素子Ｃａｄｄの他方の電極
つまり容量電極線の分岐された部分を前記複合膜のうち
の一層の第１導電膜ｇ１からなる単層膜で構成すること
により、走査信号線ＧＬの抵抗値を低減し、書込特性を
向上することができるとともに、保持容量素子Ｃａｄｄ
の他方の電極に基づく段差部に沿って確実に保持容量素
子Ｃａｄｄの一方の電極（透明画素電極ＩＴＯ）を絶縁
膜ＧＩ上に接着させることができるので、保持容量素子
Ｃａｄｄの一方の電極の断線を低減することができる。 また、保持容量素子Ｃａｄｄの他方の電極を単層の第１
導電膜ｇ１で構成し、アルミニウム膜である第２導電膜
ｇ２を構成しないことにより、アルミニウム膜のヒロッ
クによる保持容量素子Ｃａｄｄの他方の電極と一方の電
極との短絡を防止することができる。 前記保持容量素子Ｃａｄｄを構成するために重ね合わさ
れる透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと容量
電極線の分岐された部分との間の一部には、前記ソース
電極ＳＤＩと同様に、分岐された部分の段差形状を乗り
越える際に透明画素電極ＩＴＯが断線しないように、第
１導電膜ｄ１および第２導電膜ｄ２で構成された島領域
が設けられている。この島領域は、透明画素電極ＩＴＯ
の面積（開口率）を低下しないように、できる限り小さ
く構成する。 このように、前記保持容量素子Ｃａｄｄの一方の電極と
その誘電体膜として使用される絶縁膜ＧＩとの間に、第
１導電膜ｄ１とその上に形成された第１導電膜ｄ１に比
べて比抵抗値が小さくかつサイズが小さい第２導電膜ｄ
２とで形成された下地層を構成し、前記一方の電極（第
３導電膜ｄ３）を前記下地層の第２導電膜ｄ２から露出
する第１導電膜ｄ１に接続することにより、保持容量素
子Ｃａｄｄの他方の電極に基づく段差部に沿って確実に
保持容量素子Ｃａｄｄの一方の電極を接着させることが
できるので、保持容量素子Ｃａｄｄの一方の電極の断線
を低減することができる。 前記画素の透明画素電極ＩＴＯに保持容量素子Ｃａｄｄ
を設けた液晶表示装置の液晶表示部は、第１９図（液晶
表示部を示す等価回路図）に示すように構成されている
。液晶表示部は、画素、走査信号線ＧＬおよび映像信号
線ＤＬを含む単位基本パターンの繰返しで構成されてい
る。容量電極線として使用される最終段の走査信号線Ｇ
Ｌ（または初段の走査信号線ＯＬ）は、第１９図に示す
ように、共通透明画素電極（Ｖｃｏｍ ） Ｉ Ｔｏに
接続する。共通透明画素電極ＩＴＯは、前記第３図に示
すように、液晶表示装置の周縁部において銀ペースト材
ＳＬによって外部引出配線に接続されている。しかも、
この外部引出配線の一部の導電層（ｇｌおよびｇ２）は
走査信号線ＧＬと同一製造工程で構成されている。この
結果、最終段の走査信号線ＧＬ（容量電極線）は、共通
透明画素電極ＩＴＯに簡単に接続することができる。 このように、容量電極線の最終段を前記画素の共通透明
画素電極（Ｖｃｏｍ ） Ｉ Ｔｏに接続することによ
り、最終段の容量電極線は外部引出配線の一部の導電層
と一体に構成することができ、しかも共通透明画素電極
ＩＴＯは前記外部引出配線に接続されているので、簡単
な構成で最終段の容量電極線を共通透明画素電極ＩＴＯ
に接続することができる。 また、液晶表示・装置は、先に本願出願人によって出願
された特願昭６２−９５１２５号に記載される直流相殺
方式（ＤＣキャンセル方式）に基づき、第１８図（タイ
ムチャート）に示すように、走査信号線ＤＬの駆動電圧
を制御することによって、さらに液晶ＬＣに加わる直流
成分を低減することができる。第１８図において、Ｖｉ
は任意の走査信号線ＧＬの駆動電圧、Ｖｉ＋１はその次
段の走査信号線ＯＬの駆動電圧である。Ｖｅｅは走査信
号線ＧＬに印加されるロウレベルの駆動電圧Ｖｄｍ１ｎ
、 Ｖｄ ｄは走査信号線ＯＬに印加されるハイレベ
ルの駆動電圧Ｖ ｄ ｗａｘである。各時刻ｔ＝ｊ、〜
ｔ４における中点電位ｖｌｃ（第１７図参照）の電圧変
化分ΔＶ１〜Δｖ４は、画素の合計の容量（Ｃｇｓ＋
Ｃｐｉｘ＋ Ｃａｄｄ）をＣとすると、次式のようにな
る。 ΔＶ、 ＝ −（Ｃｇｓ／ Ｃ）φＶ ２ΔＶ、＝＋（
Ｃｇｓ／Ｃ）（Ｖ１＋Ｖ２）−（Ｃａｄｄ／Ｃ）’Ｖ２
ΔＶ、＝−（Ｃｇｇ／Ｃ）Ｖ １ ＋（Ｃａｄｄ／Ｃ）
・（Ｖ １ ＋Ｖ ２）ΔＶ４＝ −（Ｃａｄｄ／ Ｃ
） ・Ｖ １ここで、走査信号線ＧＬに印加される能動
電圧が充分であれば（下記
素の一構成要素とするアクティブ・マトリックス方式の
カラー液晶表示装置等の液晶表示装置を製造する方法に
関するものである。 〔従来の技術〕 従来のアクティブ・マトリックス方式の液晶表示装置の
製造方法においては、米国特許第３８２４００３号明細
書に示されるように、ゲート絶縁膜として使用される絶
縁膜を形成したのちに、ドレイン端子を形成している。 〔発明が解決しようとする課題〕 しかし、このような液晶表示装置の製造方法においては
、ゲート絶縁膜として使用される絶縁膜を形成したのち
に、ドレイン端子を形成しているから、走査信号線、ゲ
ート電極の形成、ゲート絶縁膜として使用される絶縁膜
の形成によって、透明ガラス基板の表面が汚染されるの
で、ドレイン端子が剥がれやすい。 この発明は上述の課題を解決するためになされたもので
、端子が剥がれることがない液晶表示装置の製造方法を
提供することを目的とする。 〔課題を解決するための手段〕 この目的を達成するため、この発明においては、薄膜ト
ランジスタと画素電極とを画素の一構成要素とするアク
ティブ・マトリックス方式の液晶表示装置を製造する方
法において、走査信号線、映像信号線のうち先に形成さ
れる第１の信号線を構成すべき第１の導電膜を形成する
と同時に、上記走査信号線、上記映像信号線のうち後に
形成される第２の信号線に接続された端子の第１層を形
成する。 この場合、上記第１の信号線の第２層を構成すべき第２
の導電膜を形成すると同時に、上記端子の第１層の上に
上記第２の導電膜を設け、ゲート絶縁膜として使用され
る絶縁膜を形成し、上記端子の第１層の上の上記第２の
導電膜を除去したのち、上記端子の第１Ｍの上に上記第
２の信号線を構成すべき第３の導電膜からなる第２層を
形成してもよく、またはゲート１ｍ膜として使用される
絶縁膜を形成し、上記端子の第１層の表面を酸で処理し
たのち、上記端子の第１層の上に上記第２の信号線を構
成すべき第３の導電膜からなる第２層を形成してもよい
。 これらの場合、上記第２の信号線の第２層を構成すべき
第４の導電膜を形成すると同時に、上記端子の第２層の
上に上記第４の導電膜を設け、保護膜を形成し、上記端
子の第２層の上の上記第４の導電膜を除去したのち、上
記端子の第２Ｍの上にＩＴＯ膜を形成してもよく、また
は保護膜を形成し、上記端子の第２層の表面を酸で処理
したのち、上記端子の第２層の上にＩＴＯ膜を形成して
もよい。 〔作用〕 この液晶表示装置の製造方法においては、第１の信号線
を構成すべき第１の導電膜を形成すると同時に、第２の
信号線に接続された端子の第１層を形成するから、第１
の信号線の形成、ゲート絶縁膜として使用される絶縁膜
の形成によって、端子の第１層の下の基板の表面が汚染
されることはない。 また、第１の信号線の第２層を構成すべき第２の導電膜
を形成すると同時に、端子の第１層の上に第２の導電膜
を設け、ゲート１ｍ膜として使用される絶縁膜を形成し
たのち、端子の第１層の上の第２の導電膜を除去すれば
、端子の第１層の表面が汚染されることがない。 さらに、絶縁膜を形成し、端子の第１層の表面を酸で処
理すれば、端子の第１層の表面を洗浄することができる
。 また、第２の信号線の第２層を構成すべき第４の導電膜
を形成すると同時に、端子の第２層の上に第４の導電膜
を設け、保護膜を形成したのち、端子の第２層の上の第
４の導電膜を除去すれば、端子の第２層の表面が汚染さ
れることがない。 さらに、保護膜を形成したのち、端子の第２層の表面を
酸で処理すれば、端子の第２層の表面を洗浄することが
できる。 〔実施例〕 この発明を適用すべきアクティブ・マトリックス方式の
カラー液晶表示装置の液晶表示部の一画素を第２図（要
部平面図）で示し、第２図の■−■切断線で切った断面
を第３図で示す、また、第４図（要部平面図）には、第
２図に示す画素を複数配置した液晶表示部の要部を示す
。 第２図〜第４図に示すように、液晶表示装置は、下部透
明ガラス基板５ＵＢＩの内側（液晶側）の表面上に、薄
膜トランジスタＴＰＴおよび透明画素電極ＩＴＯを有す
る画素が構成されている。下部透明ガラス基板５ＯＢ１
はたとえばｌ 、 ｌ ［ｍｍｌ程度の厚さで構成され
ている。 各画素は、隣接する２本の走査信号線（ゲート信号線ま
たは水平信号線）ＧＬと、隣接する２本の映像信号線（
ドレイン信号線または垂直信号Ｊｆｔ）ＤＬとの交差領
域内（４本の信号線で囲まれた領域内）に配置されてい
る。走査信号線ＧＬは、第２図および第４図に示すよう
に、列方向に延在し、行方向に複数本配置されている。 映像信号ＭＤＬは、行方向に延在し、列方向に複数本配
置されている。 各画素の薄膜トランジスタＴＰＴは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ、ＴＰＴ２およびＴＰＴ３で構成
されている。薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれは、実質的に同一サイズ（チャンネル長と幅が同
じ）で構成されている。この分割された薄膜トランジス
タＴＰＴ１〜ＴＦＴ３のそれぞれは、主にゲート電極Ｇ
Ｔ、絶縁膜Ｇ１．ｉ型（真性、 １ｎｔｒｉｎｓｉｃ、
導電型決定不純物がドープされていない）シリコン（Ｓ
ｉ）からなるｉ型半導体層ＡＳ、一対のソース電［１１
ＳＤ１およびドレイン電極ＳＤ２で構成されている。な
お、ソース・ドレインは本来その間のバイアス極性によ
って決まり、この液晶表示装置の回路ではその極性は動
作中反転するので、ソース・ドレインは動作中入れ替わ
ると理解されたい、しかし以下の説明でも、便宜上一方
をソース、他方をドレインと固定して表現する。 前記ゲート電極ＧＴは、第５回（所定の製造工程におけ
る要部平面図）に詳細に示すように、走査信号ａＧＬか
ら行方向（第２図および第５図において下方向）に突出
する丁字形状で構成されている（丁字形状に分岐されて
いる）、つまり、ゲート電極ＧＴは、映像信号線ＤＬと
実質的に平行に延在するように構成されている。ゲート
電極ＧＴは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれの形成領域まで突出するように構成されている。 薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのゲー
ト電極ＧＴは、一体に（共通ゲート電極として）構成さ
れており、同一の走査信号線ＧＬに連続して形成されて
いる。ゲート電極ＧＴは、薄膜トランジスタＴＰＴの形
成領域において大きい段差をなるべく作らないように、
単層の第１導電膜ｇ１で構成する。第１導電膜ｇ１は、
たとえばスパッタで形成されたクロム（Ｃｒ）膜を用い
、１１００［人］程度の膜厚で形成する。 このゲート電極ＧＴは、第２図、第３図および第６図に
示されているように、ｉ型半導体層ＡＳを完全に覆うよ
う（下方からみて）それより太き目に形成される。した
がって、下部透明ガラス基板５ＵＢ１の下方に蛍光灯等
のバックライトを取り付けた場合、この不透明のＣｒゲ
ート電極ＧＴが影となって、半導体ＪｌｔＡＳにはバッ
クライト光が当たらず、前述した光照射による導電現象
すなわちＴＰＴのオフ特性劣化は起きにくくなる。なお
、ゲート電極ＧＴの本来の大きさは０、ソース・ドレイ
ン電極ＳＤＩ、Ｓｎ２間をまたがるに最低限必要な（ゲ
ート電極とソース・ドレイン電極の位置合わせ余裕分も
含めて）＠を持ち、チャンネルｌｌｌ１Ｗを決めるその
奥行き長さはソース・ドレイン電極間の距＃（チャンネ
ル長）Ｌとの比、すなわち相互コンダクタンスｇ鵬を決
定するファクタＷ／Ｌをいくつにするかによって決めら
れる。 この液晶表示装置におけるゲート電極の大きさはもちろ
ん、上述した本来の大きさよりも大きくされる。 ゲート電極ＧＴのゲートおよび遮光の機能面からだけで
考えれば、ゲート電極ＧＴおよびその配ｌ１ＡＧＬは単
一の層で一体に形成してもよく、この場合不透明導電材
料としてＳｉを含有させたＡＩ、純Ａ１、およびＰｄを
含有させたＡ１等を選ぶことができる。 前記走査信号線ＧＬは、第１導電膜ｇ１およびその上部
に設けられた第２導電膜ｇ２からなる複合膜で構成され
ている。この走査信号線ＯＬの第１導電膜ｇ１は、前記
ゲート電極ＧＴの第１導電膜ｇ１と同一製造工程で形成
され、かつ一体に構成されている。第２導電膜ｇ２はた
とえばスパッタで形成されたアルミニウム（ＡＩ）膜を
用い、９００〜４０００［人］程度の膜厚で形成する。 第２導電膜ｇ２は、走査信号線ＧＬの抵抗値を低減し、
信号伝達速度の高速化（画素の情報の書込特性）を図る
ことができるように構成されている。 また、走査信号線ＧＬは、第１導電膜ｇ１の幅寸法に比
べて第２導電膜ｇ２の幅寸法を小さく構成している。す
なわち、走査信号線ＧＬは、その側壁の段差形状をゆる
やかにすることができるので、その上層の絶縁膜ＧＩの
表面を平担化できるように構成されている。 絶縁膜ＧＩは、薄膜トランジスタＴＰＴ１〜ＴＦＴ３の
それぞれのゲート絶縁膜として使用される。絶縁膜ＧＩ
は、ゲート電極ＧＴおよび走査信号ｉＧＬの上層に形成
されている。ＭＡ縁膜ＧＩはたとえばプラズマＣＶＤで
形成された窒化珪素膜を用い、３０００［人］程度の膜
厚で形成する。前述のように、絶縁膜ＧＩの表面は、薄
膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれの形成領
域および走査信号線ＧＬ形成領域において平担化されて
いる。 ｉ型半導体層ＡＳは、第６図（所定の製造工程における
要部平面図）で詳細に示すように、複数に分割された薄
膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのチャネ
ル形成領域として使用される。複数に分割された薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体
層Ａｓは１画素内において一体に構成されている。すな
わち、画素の分割された複数の薄膜トランジスタＴＰＴ
１〜ＴＦＴ３のそれぞれは、１つの（共通の）ｉ型半導
体層Ａｓの島領域で構成されている。ｉ型半導体層ＡＳ
は、非晶質シリコン膜または多結晶シリコン膜で形成し
、約１８００［人］程度の膜厚で形成する。 このｉ型半導体層ＡＳは、供給ガスの成分を変えてＳｉ
３Ｎ４からなる絶縁膜ＧＩの形成に連続して、同じプラ
ズマＣＶＤ装置で、しかもその装置から外部に露出する
ことなく形成される。また、オーミックコンタクト用の
ＰをドープしたＮ＋型半導体層ｄｏ（第３図）も同様に
連続して約４００［人］の厚さに形成される。しかる後
、下部透明ガラス基板５ＵＢＩはＣＶＤ装置から外に取
り出され、写真処理技術により、Ｎ１型半導体層ｄｏお
よびｉ型半導体層ＡＳは第２図、第３図および第６図に
示すように独立した島状にパターニングされる。 このように、画素の複数に分割された簿膜トランジスタ
ＴＰＴ１〜ＴＦＴ３のそれぞれのｉ型半導体層ＡＳを一
体に構成することにより、薄膜トランジスタＴＰＴＩ〜
ＴＦＴ３のそれぞれに共通のドレイン電極ＳＤ２がｉ型
半導体層ＡＳ（実際には、第１導電膜ｇ１の膜厚、Ｎ＋
型半導体層ｄ０の膜厚およびｉ型半導体１ｉ！Ａｓの膜
厚とを加算した膜厚に相当する段差）をドレイン電極Ｓ
Ｄ２側からｉ型半導体層Ａｓ側に向って１度乗り越える
だけなので、ドレイン電極ＳＤ２が断線する確率が低く
なり、点欠陥の発生する確率を低減することができる。 つまり、この液晶表示装置では。 ドレイン電極ＳＤ２がｉ型半導体ＭＡｓの段差を乗り越
える際に画素内に発生する点欠陥が３分の１に低減でき
る。 また、この液晶表示装置のレイアウトと異なるが、ｉ型
半導体層ＡＳを映像信号線ＤＬが直接乗り越え、この乗
り越えた部分の映像信号線ＤＬをドレイン電極ＳＤ２と
して構成する場合、映像信号線ＤＬ（ドレイン電極５Ｄ
２）がｉ型半導体層Ａｓを乗り越える際の断線に起因す
る線欠陥の発生する確率を低減することができる。つま
り、画素の複数に分割された薄膜トランジスタＴＰＴＩ
〜ＴＦＴ３のそれぞれのｉ型半導体層ＡＳを一体に構成
することにより、映像信号線ＤＬ（ドレイン電極５Ｄ２
）がｉ型半導体層Ａｓを１度だけしか乗り越えないため
である（実際には１乗り始めと乗り終わりの２度である
）。 前記ｉ型半導体層ＡＳは、第２図および第６図に詳細に
示すように、走査信号ＩＯＬと映像信号線ＤＬとの交差
部（クロスオーバ部）の両者間まで延在させて設けられ
ている。この延在させたｉ型半導体層Ａｓは、交差部に
おける走査信号線ＧＬと映像信号線ＤＬとの短絡を低減
するように構成されている。 画素の複数に分割された薄膜トランジスタＴＰＴ１〜Ｔ
ＦＴ３のそれぞれのソース電極ＳＤＩとドレイン電極Ｓ
Ｄ２とは、第２図、第３図および第７図（所定の製造工
程における要部平面図）で詳細に示すように、ｉ型半導
体層ＡＳ上にそれぞれ離隔して設けられている。ソース
電極ＳＤ１、ドレイン電極ＳＤ２のそれぞれは、回路の
バイアス極性が変ると、動作上、ソースとドレインとが
入れ替わるように構成されている。つまり、薄膜トラン
ジスタＴＰＴは、ＦＥＴと同様に双方向性である。 ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、
Ｎ＋型半導体層ｄｏに接触する下層側から、第１導電膜
ｄ１、第２導電膜ｄ２．第３導電膜ｄ３を順次重ね合わ
せて構成されている。ソース電極ＳＤＩの第１導電膜ｄ
１、第２導電膜ｄ２および第３導電膜ｄ３は、ドレイン
電極ＳＤ２のそれぞれと同一製造工程で形成される。 第１導電膜ｄ１は、スパッタで形成したクロム膜を用い
、５００−１０００［人］の膜厚（この液晶表示装置で
は、６００［人コ程度の膜厚）で形成する。クロム膜は
、膜厚を厚く形成するとストレスが大きくなるので、２
０００［入］程度の膜厚を越えない範囲で形成する。ク
ロム膜は、Ｎ＋型半導体層ｄｏとの接触が良好である。 クロム膜は、後述する第２導電膜ｄ２のアルミニウムが
Ｎ＋型半導体ＭｄＯに拡散することを防止する、所謂バ
リア層を構成する。第１導電膜ｄ１としては、クロム膜
の他に。 高融点金属（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シ
リサイド（ＭｏＳｉ２、ＴｉＳｉ２、ＴａＳｉ２、ＷＳ
ｉ２）膜で形成してもよい。 第１導電膜ｄ１を写真処理でパターニングした後、同じ
写真処理用マスクであるいは第１導電膜ｄ１をマスクと
してＮ＋型半導体層ｄＯが除去される。つまり、ｉ型半
導体層ＡＳ上に残っていたＮ＋型半導体層ｄＯは第１導
電膜ｄ１以外の部分がセルファラインで除去される。こ
のとき Ｎ＋型半導体層ｄｏはその厚さ分は全て除去さ
れるようエッチされるのでｉ型半導体層ＡＳも若干その
表面部分でエッチされるが、その程度はエッチ時間で制
御すればよい。 しかる後、第２導電膜ｄ２がアルミニウムのスパッタリ
ングで３０００〜５５００［人］の膜厚（この液晶表示
装置では、３５００［入］程度の膜厚）に形成される。 アルミニウム膜は、クロム膜に比べてストレスが小さく
、厚い膜厚に形成することが可能で、ソース電極ＳＤＩ
、ドレイン電極ＳＤ２および映像信号線ＤＬの抵抗値を
低減するように構成されている。第２導電膜ｄ２は、薄
膜トランジスタＴＰＴの動作速度の高速化および映像信
号ＩＤＬの信号伝達速度の高速化を図ることができるよ
うに構成されている。つまり、第２導電膜ｄ２は１画素
の書込特性を向上することができる。第２導電膜ｄ２と
しては、アルミニウム膜の他に、シリコン（Ｓｉ）や銅
（Ｃｕ）やパラジウム（Ｐｄ）を添加物として含有させ
たアルミニウム膜で形成してもよい。 第２導電膜ｄ２の写真処理技術によるパターニング後、
第３導電膜ｄ３がスパッタで形成された透明導電膜（Ｉ
ＴＯ：ネサ膜）を用い、１０００〜２０００［人］の膜
厚（この液晶表示装置では、１２００［人コ程度の膜厚
）で形成される。この第３導電膜ｄ３は、ソース電極Ｓ
ＤＩ、ドレイン電極ＳＤ２および映像信号ＩＤＬを構成
するとともに、透明画素電極ＩＴＯを構成するようにな
っている。 ソース電極ＳＤＩの第１導電膜ｄ１、ドレイン電極ＳＤ
２の第１導電膜ｄ１のそれぞれは、上層の第２導電膜ｄ
２および第３導電膜ｄ３に比べてチャネル形成領域側を
大きいサイズで構成している。つまり、第１導電膜ｄ１
は、第１導電膜ｄ１と第２導電膜ｄ２および第３導電膜
ｄ３との間の製造工程におけるマスク合せずれが生じて
も、第２導電膜ｄ２および第３導電膜ｄ３に比べて大き
いサイズ（第１導電膜ｄ１〜第３導電１１ｄ３のそれぞ
れのチャネル形成領域側がオンザラインでもよい）にな
るように構成されている。ソース電極ＳＤＩの第１導電
膜ｄ１．ドレイン電極ＳＤ２の第１導電膜ｄ１のそれぞ
れは、薄膜トランジスタＴＰＴのゲート長りを規定する
ように構成されている。 このように、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３において、ソース電極ＳＤＩ、ドレ
イン電極ＳＤ２のそれぞれの第１導電膜ｄ１のチャネル
形成領域側を第２導電膜ｄ２および第３導電膜ｄ３に比
べて大きいサイズで構成することにより、ソース電極Ｓ
ＤＩ、ドレイン電極ＳＤ２のそれぞれの第１導電膜ｄ１
間の寸法で、薄膜トランジスタＴＰＴのゲート長りを規
定することができる。第１導電膜ｄ１間の離隔寸法（ゲ
ート長し）は、加工精度（パターンニング精度）で規定
することができるので、薄膜トランジスタＴＦＴＩ〜Ｔ
ＦＴ３のそれぞれのゲート長りを均一にすることができ
る。 ソース電極ＳＤＩは、前記のように、透明画素電極ＩＴ
Ｏに接続されている。ソース電極ＳＤｌは、ｉ型半導体
１！ｌＡｓの段差形状（第１導電膜ｇ１の膜厚、Ｎ＋型
半導体層ｄｏの膜厚およびｉ型半導体層ＡＳの膜厚とを
加算した膜厚に相当する段差）に沿って構成されている
。具体的には、ソース電極ＳＤＩは、ｉ型半導体ＮＡｓ
の段差形状に沿って形成された第１導電ｇｌｄｌと、こ
の第１導電膜ｄ１の上部にそれに比べて透明画素電極Ｉ
ＴＯと接続される側を小さいサイズで形成した第２導電
膜ｄ２と、この第２導電膜から露出する第１導電膜ｄ１
に接続された第３導電膜ｄ３とで構成されている。ソー
ス電極ＳＤＩの第１導電膜ｄ１は、Ｎ＋ｉ半導体層ｄｏ
との接着性が良好であり、かつ主に第２導電膜ｄ２から
の拡散物に対するバリア層として構成されている。ソー
ス電極ＳＤＩの第２導１！ｌ１ｄ２は、第１導電膜ｄ１
のクロム膜がストレスの増大から厚く形成できず、ｉ型
半導体層Ａｓの段差形状を乗り越えられないので、この
ｉ型半導体層ＡＳを乗り越えるために構成されている。 つまり、第２導電膜ｄ２は、厚く形成することでステッ
プカバレッジを向上している。 第２導電膜ｄ２は、厚く形成できるので、ソース電極Ｓ
ＤＩの抵抗値（ドレイン電極ＳＤ２や映像信号線ＤＬに
ついても同様）の低減に大きく寄与している。第３導電
膜ｄ３は、第２導電膜ｄ２のｉ型半導体層Ａｓに起因す
る段差形状を乗り越えることができないので、第２導電
膜ｄ２のサイズを小さくすることで露出する第１導電膜
ｄ１に接続するように構成されている。第１導電膜ｄ１
と第３導電膜ｄ３とは、接着性が良好であるばかりか、
両者間の接続部の段差形状が小さいので、確実に接続す
ることができる。 このように、薄膜トランジスタＴＰＴのソース電極ＳＤ
Ｉを、少なくともｉ型半導体層Ａｓに沿って形成された
バリア層としての第１導電膜ｄ１と、この第１導電膜ｄ
１の上部に形成され、第１導電膜ｄ１に比べて比抵抗値
が小さく、かつ第１導電膜ｄ１に比べて小さいサイズの
第２導電膜ｄ２とで構成し、この第２導電膜ｄ２から露
出する第１導電膜ｄ１に透明画素電極ＩＴＯである第３
導電膜ｄ３を接続することにより、薄膜トランジスタＴ
ＰＴと透明画素電極ＩＴＯとを確実に接続することがで
きるので、断線に起因する点欠陥を低減することができ
る。しかも、ソース電極ＳＤＩは、第１導電膜ｄ１によ
るバリア効果で、抵抗値の小さい第２導電膜ｄ２（アル
ミニウム膜）を用いることができるので、抵抗値を低減
することができる。 ドレイン電極ＳＤ２は、映像信号線ＤＬと一体に構成さ
れており、同一製造工程で形成されている。ドレイン電
極ＳＤ２は、映像信号線ＤＬと交差する列方向に突出し
たＬ字形状で構成されている。つまり、画素の複数に分
割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞ
れのドレイン電極ＳＤ２は、同一の映像信号線ＤＬに接
続されている。 前記透明画素電極ＩＴＯは、各画素毎に設けられており
、液晶表示部の画素電極の一方を構成する。透明画素電
極ＴＴＯは、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３のそれぞれに対応して３つの透明画
素電極（分割透明画素電極）ＩＴＯＩ、ＩｒＯ２および
ＩｒＯ３に分割されている。透明画素電極ＩＴＯＩは、
薄膜トランジスタＴＦＴ１のソース電極ＳＤＩに接続さ
れている。透明画素電極ＩＴＯ２は、薄膜トランジスタ
ＴＰＴ２のソース電極ＳＤＩに接続されている。透明画
素電極ＩＴＯ３は、薄膜トランジスタＴＦＴ３のソース
電＠ＳＤ１に接続されている。 透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれは、薄膜ト
ランジスタＴＰＴ１〜ＴＦＴ３のそれぞれと同様に、実
質的に同一サイズで構成されている。 透明画素電極ＩＴＯＩ〜ＩＴ○３のそれぞれは。 薄膜トランジスタＴＰＴ１〜ＴＦＴ３のそれぞれのｉ型
半導体ＭＡＳを一体に構成しである（分割されたそれぞ
れの薄膜トランジスタＴＰＴを一個所に集中的に配置し
である）ので、Ｌ字形状で構成している。 このように、隣接する２本の走査信号１ｊｌＧＬと隣接
する２本の映像信号線ＤＬとの交差領域内に配置された
画素の薄膜トランジスタＴＰＴを複数の薄膜トランジス
タＴＰＴＩ〜ＴＦＴ３に分割し、この複数に分割された
薄膜トランジスタＴＰＴ １〜ＴＦＴ３のそれぞれに複
数に分割した透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞ
れを接続することにより１画素の分割された一部分（た
とえば、薄膜トランジスタＴＦＴＩ）が点欠陥になるだ
けで、画素の全体としては点欠陥でなくなる（薄膜トラ
ンジスタＴＦＴ２およびＴＦＴ３が点欠陥でない）ので
、画素全体としての点欠陥を低減することができる。 また、前記画素の分割された一部の点欠陥は。 画素の全体の面積に比べて小さい（この液晶表示装置の
場合、画素の３分の１の面積）ので、前記点欠陥を見に
くくすることができる。 また、前記画素の分割された透明画素電極ＩＴＯ１〜Ｉ
ＴＯ３のそれぞれを実質的に同一サイズで構成すること
により、画素内の点欠陥の面積を均一にすることができ
る。 また、前記画素の分割された透明画素電極ＩＴＯ１〜Ｉ
ＴＯ３のそれぞれを実質的に同一サイズで構成すること
により、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと
共通透明画素電極ＩＴＯとで構成されるそれぞれの液晶
容量（Ｃｐｉｘ ）と、この透明画素電極ＩＴＯＩ〜Ｉ
ＴＯ３のそれぞれに付加される透明画素電極ＩＴＯＩ〜
ＩＴ○３とゲート電極ＧＴとの重ね合せで生じる重ね合
せ容量（Ｃｇｓ）とを均一にすることができる。つまり
、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれは液晶容
量および重ね合せ容量を均一にすることができるので、
この重ね合せ容量に起因する液晶ＬＣの液晶分子に印加
されようとする直流成分を均一とすることができ、この
直流成分を相殺する方法を採用した場合、各画素の液晶
にかかる直流成分のばらつきを小さくすることができる
。 薄膜トランジスタＴＰＴおよび透明画素電極ＩＴＯ上に
は、保護膜ＰＳＶＩが設けられている。 保護膜ＰＳＶＩは、主に薄膜トランジスタＴＰＴを湿気
等から保護するために形成されており、透明性が高くし
かも耐湿性の良いものを使用する。 保護膜ＰＳＶＩは、たとえばプラズマＣＶＤで形成した
酸化珪素膜や窒化珪素膜で形成されており。 ５０００〜１１０００［人］の膜厚（この液晶表示装置
では。 ８０００［人］程度の膜厚）で形成する。 薄膜トランジスタＴＦＴ上の保護膜ＰＳＶＩの上部には
、外部光がチャネル形成領域として使用されるｉ型半導
体層ＡＳに入射されないように、遮蔽膜ＬＳが設けられ
ている。第２図に示すように、遮蔽膜ＬＳは、点線で囲
まれた領域内に構成されている。遮蔽膜ＬＳは、光に対
する遮蔽性が高い、たとえばアルミニウム膜やクロム膜
等で形成されており、スパッタで１０００［人］程度の
膜厚に形成する。 したがって、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の共
通半導体層ＡＳは上下にある遮光膜ＬＳおよび太き目の
ゲート電極ＧＴによってサンドインチにされ、外部の自
然光やバックライト光が当たらなくなる。遮光膜ＬＳと
ゲート電極ＧＴは半導体層ＡＳより太き目でほぼそれと
相似形に形成され、両者の大きさはほぼ同じとされる（
図では境界線が判るようゲート電＠ＧＴを遮光膜ＬＳよ
り小さ目に描いている）。 なお、バックライトを上部透明ガラス基板５ＵＢｚ側に
取り付け、下部透明ガラス基板５ＵＢＩを観察側（外部
露出側）とすることもでき、この場合は遮光膜ＬＳはバ
ックライト光の、ゲート電極ＧＴは自然光の遮光体とし
て働く。 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように構成されている。つまり、薄膜トラン
ジスタＴＰＴは、透明画素電極ＩＴＯに印加される電圧
を制御するように構成されている。 液晶ＬＣは、下部透明ガラス基板５ＵＢＩと上部透明ガ
ラス基板５ＵＢ２との間に形成された空間内に、液晶分
子の向きを設定する下部配向膜０ＲＩＩおよび上部配向
膜０ＲＩ２に規定され、封入されている。 下部配向膜０ＲＩＩは、下部透明ガラス基板５ＵＢＩ側
の保護膜ＰＳＶＩの上部に形成される。 上部透明ガラス基板５ＵＢ２の内側（液晶側）の表面に
は、カラーフィルタＦＩＬ、保護膜ＰＳＶ２．共通透明
画素電極（ＣＯＭ）ＩＴ○および前記上部配向膜０ＲＩ
２が順次積層して設けられている。 前記共通透明画素電極ＩＴＯは、下部透明ガラス基板５
ＵＢＩ側に画素毎に設けられた透明画素電極ＩＴＯに対
向し、隣接する他の共通透明画素電極ＩＴＯと一体に構
成されている。この共通透明画素電極ＩＴＯには、コモ
ン電圧ＶＣＯＩ＋が印加されるように構成されている。 コモン電圧Ｖｃｏａ＋は、映像信号線ＤＬに印加される
ロウレベルの姫動電圧Ｖ ｄ ｓｉｎとハイレベルの關
動電圧Ｖ ｄ ｍａｘとの中間電位である。 カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。 カラーフィルタＦＩＬは１画素に対向する位置に各画素
ごとに構成され、染め分けられている。すなわち、カラ
ーフィルタＦＩＬは、画素と同様に、隣接する２本の走
査信号線ＧＬと隣接する２本の映像信号線ＤＬとの交差
領域内に構成されている。各画素は、カラーフィルタＦ
ＩＬの個々の、所定色フィルタ内において、複数に分割
されている。 カラーフィルタＦＩＬは、つぎのように形成することが
できる。まず、上部透明ガラス基板５ＵＢ２の表面に染
色基材を形成し、フォトリソグラフィ技術で赤色フィル
タ形成領域以外の染色基材を除去する。この後、染色基
材を赤色染料で染め、固着処理を施し、赤色フィルタＲ
を形成する。次に、同様な工程を施すことによって、緑
色フィルタＧ、青色フィルタＢを順次形成する。 このように、カラーフィルタＦＩＬの各色フィルタを各
画素と対向する交差領域内に形成することにより、カラ
ーフィルタＦＩＬの各色フイルタ間に、走査信号線ＧＬ
、映像信号線ＤＬのそれぞれが存在するので、それらの
存在に相当する分、各画素とカラーフィルタＦＩＬの各
色フィルタとの位置合せ余裕寸法を確保する（位置合せ
マージンを大きくする）ことができる、さらに、カラー
フィルタＦＩＬの各色フィルタを形成する際に。 異色フィルタ間の位置合せ余裕寸法を確保することがで
きる。 すなわち、この液晶表示装置では、隣接する２本の走査
信号線ＯＬと隣接する２本の映像信号線ＤＬとの交差領
域内に画素を構成し、この画素を複数に分割し、この画
素に対向する位置にカラーフィルタＦＩＬの各色フィル
タを形成することにより、前述の点欠陥を低減すること
ができるとともに、各画素と各色フィルタとの位置合せ
余裕寸法を確保することができる。 保護膜ＰＳＶ２は、前記カラーフィルタＦＩＬを異なる
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている。保護膜ＰＳＶ２は、たとえばア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている。 この液晶表示装置は、下部透明ガラス基板ＳＵＢ１側、
上部透明ガラス基板５ＵＢ２側のそれぞれの層を別々に
形成し、その後下部透明ガラス基板５ＵＢＩと上部透明
ガラス基板５ＵＢ２とを重ね合せ、両者間に液晶ＬＣを
封入することによって組み立てられる。 前記液晶表示部の各画素は、第４図に示すように、走査
信号線ＯＬが延在する方向と同一列方向に複数配置され
、画素列Ｘ 、、 ｘ、、 ｘ３． ｘ４．・・・のそ
れぞれを構成している。各画素列Ｘユ、Ｘ２゜ｘ、、Ｘ
４．・・・のそれぞれの画素は、薄膜トランジスタＴＰ
ＴＩ〜ＴＦＴ３および透明画素電極ＩＴ０１〜ＩＴＯ３
の配置位置を同一に構成している。 つまり、画素列Ｘ工、Ｘ１．・・・のそれぞれの画素は
、薄膜トランジスタＴＰＴ１〜ＴＦＴ３の配置位置を左
側、透明画素電極ＩＴＯＩ〜ＩＴＯ３の配置位置を右側
に構成している。画素列Ｘｉ、 Ｘ３．・・・のそれぞ
れの行方向の次段の画素列Ｘ、、Ｘ４．・・・のそれぞ
れの画素は、画素列Ｘｉ、ｘ３．・・・のそれぞれの画
素を前記映像信号線ＤＬに対して線対称で配置した画素
で構成されている。すなわち１画素列Ｘ、、Ｘ４．・・
・のそれぞれの画素は、薄膜トランジスタＴＰＴＩ〜Ｔ
ＦＴ３の配置位置を右側。 透明画素電極ＩＴＯＩ−ＩＴＯ３の配置位置を左側に構
成している。そして、画素列Ｘ２．Ｘ４．・・・のそれ
ぞれの画素は、画素列Ｘ１ｓＸａｔ・・・のそ九ぞれの
画素に対し、列方向に半画素間隔移動させて（ずらして
）配置されている。つまり、画素列Ｘの各画素間隔を１
．０ （１，０ピツチ）とすると１次段の画素列Ｘは、
各画素間隔を１．０とし、前段の画素列Ｘに対して列方
向に０．５画素間隔（０，５ピツチ）ずれている、各画
素間を行方向に延在する映像信号＠ＤＬは、各画素列Ｘ
間において、半画素間隔分（０，５ピツチ分）列方向に
延在するように構成されている。 このように、液晶表示部において、薄膜トランジスタＴ
ＰＴおよび透明画素電極ＩＴＯの配置位置が同一の画素
を列方向に複数配置して画素列Ｘを構成し、画素列Ｘの
次段の画素列Ｘを、前段の画素列Ｘの画素を映像信号４
１１ＤＬに対して線対称で配置した画素で構成し、次段
の画素列を前段の画素列に対して半画素間隔移動させて
構成することにより、第８図（画素とカラーフィルタと
を重ね合せた状態における要部平面図）で示すように、
前段の画素列Ｘの所定色フィルタが形成された画素（た
とえば、画素列Ｘ３の赤色フィルタＲが形成された画素
）と次段の画素列Ｘの同一色フィルタが形成された画素
（たとえば１画素列Ｘ４の赤色フィルタＲが形成された
画素）とを１．５画素間隔（１，５ピツチ）離隔するこ
とができる。つまり、前段の画素列Ｘの画素は、最つど
も近傍の次段の画素列の同一色フィルタが形成された画
素と常時１．５画素間隔分離隔するように構成されてお
り、カラーフィルタＦＩＬはＲＧＢの三角形配置構造を
構成できるようになっている。カラーフィルタＦＩＬの
ＲＧＢの三角形配置構造は、各色の混色を良くすること
ができるので、カラー画像の解像度を向上することがで
きる。 また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる。したかって、映像信号線Ｄ
Ｌの引き回しをなくしその占有面積を低減することがで
き、又映像信号線ＤＬの迂回をなくし多層配線構造を廃
止することができる。 この液晶表示部の構成を回路的に示すと、第９図（液晶
表示部の等価回路図）に示すようになる。 第９図に示すＸｉＧ、Ｘｉ＋ＩＧ、・・・は、緑色フィ
ルタＧが形成される画素に接続された映像信号線ＤＬで
ある。ＸｉＢ、Ｘｉ＋ＩＢｙ・・・は、青色フィルタＢ
が形成される画素に接続された映像信号線ＤＬである−
Ｘ ｘ ＋ Ｉ Ｒｓ Ｘ ｉ＋ ２ Ｒｅ・・・は
、赤色フィルタＲが形成される画素に接続された映像信
号線ＤＬである。これらの映像信号線ＤＬは、映像信号
駆動回路で選択される。Ｙｉは前記第４図および第８図
に示す画素列Ｘｉを選択する走査信号線ＯＬである。同
様に、Ｙｉ＋１．Ｙｉ＋２゜・・・のそれぞれは、画素
列Ｘ、、Ｘ□、・・・のそれぞれを選択する走査信号線
ＧＬである。これらの走査信号線ＧＬは、垂直走査回路
に接続されている。 前記第３図の中央部は一画素部分の断面を示しているが
、左側は下部透明ガラス基板５ＵＢＩおよび上部透明ガ
ラス基板５ＵＢ２の左側縁部分で外部引出配線の存在す
る部分の断面を示している。 右側は、透明ガラス基板５ＵＢＩおよび５ＵＢ２の右側
縁部分で外部引出配線の存在しない部分の断面を示して
いる。 第３図の左側、右側のそれぞれに示すシール材ＳＬは、
液晶ＬＣを封止するように構成されており、液晶封入口
（図示していない）を除く透明ガラス基板５ＵＢＩおよ
び５ＵＢ２の総周囲全体に沿って形成されている。シー
ル材ＳＬは、たとえばエポキシ樹脂で形成されている。 前記上部透明ガラス基板５ＵＢＺ側の共通透明画素電極
ＩＴＯは、少なくとも一個所において、銀ペースト材Ｓ
ＩＬによって、下部透明ガラス基板５ＵＢＩ側に形成さ
れた外部引出配線に接続されている。この外部引出配線
は、前述したゲート電極ＧＴ、ソース電極ＳＤＩ、ドレ
イン電極ＳＤ２のそれぞれと同一製造工程で形成される
。 前記配向膜０ＲＩＩおよび０ＲＩ２、透明画素電極ＩＴ
Ｏ１共通透明画素電極ＩＴＯ１保護膜ＰＳＶＩおよびＰ
ＳＶ２、絶縁膜ＧＩのそれぞれの層は、シール材ＳＬの
内側に形成される。偏光板ＰＯＬは、下部透明ガラス基
板５ＵＢＩ、上部透明ガラス基板５ＵＢ２のそれぞれの
外側の表面に形成されている。 第１０図はこの発明を適用すべき他のアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の画素
の要部およびシール部周辺部の断面図、第１１ａ図は第
１０図に示した液晶表示装置の液晶表示部の一画素を示
す要部平面図、第１１ｂ図は第１１ａ図のＡ−Ａ切断線
で切った部分の断面図、第１２図は第１１ａ図に示す画
素を複数配置した液晶表示部の要部平面図、第１３図〜
第１５図は第１１ａ図に示す画素の所定の製造工程にお
ける要部平面図、第１６図は第１２図に示す画素とカラ
ーフィルタとを重ね合せた状態における要部平面図であ
るに の液晶表示装置においては、液晶表示部の各画素の開口
率を向上することができるとともに、液晶にかかる直流
成分を小さくし、液晶表示部の点欠陥を低減しかつ黒む
らを低減することができる。 この液晶表示装置は、第１１ａ図に示すように、液晶表
示部の各画素内のｉ型半導体層ＡＳを薄膜トランジスタ
ＴＦＴＩ〜ＴＦＴ３毎に分割して構成されている。つま
り、画素の複数に分割された薄膜トランジスタＴＰＴＩ
〜ＴＦＴ３のそれぞれは、独立したｉ型半導体層ＡＳの
島領域で構成されている。 また、薄膜トランジスタＴ Ｆ ’１” １〜ＴＦＴ３
のそれぞれに接続される透明画素電極ＩＴＯ１〜■ＴＯ
３のそれぞれは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３
と接続される辺と反対側の辺において、行方向の次段の
走査信号線ＧＬと重ね合わされている。この重ね合せは
、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれを一方の
電極とし、次段の走査信号線ＧＬを他方の電極とする保
持容量素子（静電容量素子）Ｃａｄｄを構成する。この
保持容量素子Ｃａｄｄの誘電体膜は、薄膜トランジスタ
ＴＦＴのゲートＭ縁膜として使用される絶縁膜Ｇｌと同
一層で構成されている。 ゲート電極ＧＴは、第２図等に示した液晶表示装置と同
様、ｉ型半導体層ＡＳより太き目に形成されるが、この
液晶表示装置では薄膜トランジスタＴＰＴＩ〜ＴＦＴ３
が独立したｉ型半導体層ＡＳごとに形成されているため
、各薄膜トランジスタＴＰＴごとに太き目のパターンが
形成される。 また、上部透明ガラス基板５ＵＢ２の走査信号線ＧＬ、
映像信号線ＤＬ、薄膜トランジスタＴＰＴに対応する部
分にブラックマトリックスパターンＢＭが設けられてい
るから、画素の輪郭が明瞭になるので、コントラストが
向上するとともに。 外部の自然光が薄膜トランジスタＴＰＴに当たるのを防
止することができる。 第１１ａ図に記載される画素の等価回路を第１７図（等
価回路図）に示す。第１７図において、前述と同様に、
Ｃｇｓは薄膜トランジスタＴＰＴのゲート電極ＧＴおよ
びソース電極ＳＤＩで形成される重ね合せ容量である。 重ね合せ容量Ｃｇｓの誘電体膜は絶縁膜ＧＩである。Ｃ
ｐｉｘは透明画素電極ＩＴＯ（ＰＩＸ）および共通透明
画素電極ＩＴＯ（ＣＯＭ）間で形成される液晶容量であ
る。液晶容量Ｃｐｉｘの誘電体膜は液晶ＬＣ１保護膜ｐ
ｓｖ１および配向膜０ＲＩＩ、０ＲＩ２１’ある。 Ｖｌｃは中点電位である。 前記保持容量素子Ｃａｄｄは、薄膜トランジスタＴＰＴ
がスイッチングするとき、中点電位（画素電極電位）ｖ
ｌｃに対するゲート電位変化ΔＶｇの影響を低減するよ
うに働く。この様子を式で表すと次式となる。 ΔＶ ｌｅ ＝ （（Ｃｇｓ／ （Ｃｇｓ＋Ｃａｄｄ＋
Ｃｐｉｘ）） ＸΔＶｇここで、ΔＶｌｃはΔＶｇによ
る中点電位の変化分を表わす。この変化分Δ■ｌＣは液
晶に加わる直流成分の原因となるが、保持容量素子Ｃａ
ｄｄの保持容量を大きくすればする程その値を小さくす
ることができる。また、保持容量素子Ｃａｄｄは放電時
間を長くする作用もあり、薄膜トランジスタＴＰＴがオ
フした後の映像情報を長く蓄積する。液晶ＬＣに印加さ
れる直流成分の低減は、液晶ＬＣの寿命を向上し、液晶
表示画面の切り替え時に前の画像が残るいわゆる焼き付
きを低減することができる。 上述したように、ゲート電極ＧＴは半導体層ＡＳを完全
に覆うよう大きくされている分、ソース・ドレイン電極
ＳＤＩ、Ｓｎ２とのオーバラップ面積が増え、したがっ
て寄生容量Ｃｇｓが大きくなり中点電位Ｖｌｃはゲート
（走査）信号Ｖｇの影響を受は易くなるという逆効果が
生じる。しかし、保持容量素子Ｃａｄｄを設けることに
よりこのデメリットも解消することができる。 また、２本の走査信号線ＧＬと２本の映像信号線ＤＬと
の交差領域内に画素を有する液晶表示装置において、前
記２本の走査信号線ＧＬのうちの一方の走査信号線ＧＬ
で選択される画素の薄膜トランジスタＴＰＴを複数に分
割し、この分割された薄膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３のそれぞれに透明画素電極ＩＴＯを複数に分割した
それぞれ（ＩＴＯＩ〜ＩＴＯ３）を接続し、この分割さ
れた透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれにこの
画素電極ＩＴＯを一方の電極とし前記２本の走査信号線
ＯＬのうちの他方の走査信号線ＧＬを容量電極線として
用いて他方の電極とする保持容量素子Ｃａｄｄを構成す
ることにより、前述のように、画素の分割された一部分
が点欠陥になるだけで１画素の全体としては点欠陥でな
くなるので、画素の点欠陥を低減することができるとと
もに、前記保持容量素子Ｃａｄｄで液晶ＬＣに加わる直
流成分を低減することができるので、液晶ＬＣの寿命を
向上することができる。とくに１画素を分割することに
より、薄膜トランジスタＴＰＴのゲート電極ＧＴとソー
ス電極ＳＤ１またはドレイン電極ＳＤ２との短絡に起因
する点欠陥を低減することができるとともに、透明画素
電極ＩＴＯ１〜工ＴＯ３のそれぞれと保持容量素子Ｃａ
ｄｄの他方の電極（容量電極線）との短絡に起因する点
欠陥を低減することができる。後者側の点欠陥はこの液
晶表示装置の場合３分の１になる。この結果、前記画素
の分割された一部の点欠陥は、画素の全体の面積に比べ
て小さいので、前記点欠陥を見にくくすることができる
。 前記保持容量素子Ｃａｄｄの保持容量は、画素の書込特
性から、液晶容量Ｃｐｉｘに対して４〜８倍（４・Ｃｐ
ｉｘ（Ｃａｄｄ（８・Ｃｐｉｘ） 、重ね合せ容量Ｃ（
ｓに対して８〜３２倍（８・Ｃｇｓ＜Ｃａｄｄ＜３２・
Ｃｇｓ）程度の値に設定する。 また、前記走査信号線ＯＬを第１導電膜（クロム膜）ｇ
ｌに第２導電膜（アルミニウム膜）ｇ２を重ね合せた複
合膜で構成し、前記保持容量素子Ｃａｄｄの他方の電極
つまり容量電極線の分岐された部分を前記複合膜のうち
の一層の第１導電膜ｇ１からなる単層膜で構成すること
により、走査信号線ＧＬの抵抗値を低減し、書込特性を
向上することができるとともに、保持容量素子Ｃａｄｄ
の他方の電極に基づく段差部に沿って確実に保持容量素
子Ｃａｄｄの一方の電極（透明画素電極ＩＴＯ）を絶縁
膜ＧＩ上に接着させることができるので、保持容量素子
Ｃａｄｄの一方の電極の断線を低減することができる。 また、保持容量素子Ｃａｄｄの他方の電極を単層の第１
導電膜ｇ１で構成し、アルミニウム膜である第２導電膜
ｇ２を構成しないことにより、アルミニウム膜のヒロッ
クによる保持容量素子Ｃａｄｄの他方の電極と一方の電
極との短絡を防止することができる。 前記保持容量素子Ｃａｄｄを構成するために重ね合わさ
れる透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと容量
電極線の分岐された部分との間の一部には、前記ソース
電極ＳＤＩと同様に、分岐された部分の段差形状を乗り
越える際に透明画素電極ＩＴＯが断線しないように、第
１導電膜ｄ１および第２導電膜ｄ２で構成された島領域
が設けられている。この島領域は、透明画素電極ＩＴＯ
の面積（開口率）を低下しないように、できる限り小さ
く構成する。 このように、前記保持容量素子Ｃａｄｄの一方の電極と
その誘電体膜として使用される絶縁膜ＧＩとの間に、第
１導電膜ｄ１とその上に形成された第１導電膜ｄ１に比
べて比抵抗値が小さくかつサイズが小さい第２導電膜ｄ
２とで形成された下地層を構成し、前記一方の電極（第
３導電膜ｄ３）を前記下地層の第２導電膜ｄ２から露出
する第１導電膜ｄ１に接続することにより、保持容量素
子Ｃａｄｄの他方の電極に基づく段差部に沿って確実に
保持容量素子Ｃａｄｄの一方の電極を接着させることが
できるので、保持容量素子Ｃａｄｄの一方の電極の断線
を低減することができる。 前記画素の透明画素電極ＩＴＯに保持容量素子Ｃａｄｄ
を設けた液晶表示装置の液晶表示部は、第１９図（液晶
表示部を示す等価回路図）に示すように構成されている
。液晶表示部は、画素、走査信号線ＧＬおよび映像信号
線ＤＬを含む単位基本パターンの繰返しで構成されてい
る。容量電極線として使用される最終段の走査信号線Ｇ
Ｌ（または初段の走査信号線ＯＬ）は、第１９図に示す
ように、共通透明画素電極（Ｖｃｏｍ ） Ｉ Ｔｏに
接続する。共通透明画素電極ＩＴＯは、前記第３図に示
すように、液晶表示装置の周縁部において銀ペースト材
ＳＬによって外部引出配線に接続されている。しかも、
この外部引出配線の一部の導電層（ｇｌおよびｇ２）は
走査信号線ＧＬと同一製造工程で構成されている。この
結果、最終段の走査信号線ＧＬ（容量電極線）は、共通
透明画素電極ＩＴＯに簡単に接続することができる。 このように、容量電極線の最終段を前記画素の共通透明
画素電極（Ｖｃｏｍ ） Ｉ Ｔｏに接続することによ
り、最終段の容量電極線は外部引出配線の一部の導電層
と一体に構成することができ、しかも共通透明画素電極
ＩＴＯは前記外部引出配線に接続されているので、簡単
な構成で最終段の容量電極線を共通透明画素電極ＩＴＯ
に接続することができる。 また、液晶表示・装置は、先に本願出願人によって出願
された特願昭６２−９５１２５号に記載される直流相殺
方式（ＤＣキャンセル方式）に基づき、第１８図（タイ
ムチャート）に示すように、走査信号線ＤＬの駆動電圧
を制御することによって、さらに液晶ＬＣに加わる直流
成分を低減することができる。第１８図において、Ｖｉ
は任意の走査信号線ＧＬの駆動電圧、Ｖｉ＋１はその次
段の走査信号線ＯＬの駆動電圧である。Ｖｅｅは走査信
号線ＧＬに印加されるロウレベルの駆動電圧Ｖｄｍ１ｎ
、 Ｖｄ ｄは走査信号線ＯＬに印加されるハイレベ
ルの駆動電圧Ｖ ｄ ｗａｘである。各時刻ｔ＝ｊ、〜
ｔ４における中点電位ｖｌｃ（第１７図参照）の電圧変
化分ΔＶ１〜Δｖ４は、画素の合計の容量（Ｃｇｓ＋
Ｃｐｉｘ＋ Ｃａｄｄ）をＣとすると、次式のようにな
る。 ΔＶ、 ＝ −（Ｃｇｓ／ Ｃ）φＶ ２ΔＶ、＝＋（
Ｃｇｓ／Ｃ）（Ｖ１＋Ｖ２）−（Ｃａｄｄ／Ｃ）’Ｖ２
ΔＶ、＝−（Ｃｇｇ／Ｃ）Ｖ １ ＋（Ｃａｄｄ／Ｃ）
・（Ｖ １ ＋Ｖ ２）ΔＶ４＝ −（Ｃａｄｄ／ Ｃ
） ・Ｖ １ここで、走査信号線ＧＬに印加される能動
電圧が充分であれば（下記
【注］参照）、液晶ＬＣに加
わる直流電圧は、次式で表される。 ΔＶ、＋ΔＶ４＝（Ｃａｄｄ’Ｖ２−Ｃｇｓ’Ｖ１）／
にのため、Ｃａｄｄ−ｖ２ ＝ Ｃｇｓ−Ｖ １とする
と、液晶ＬＣに加わる直流電圧はＯになる。 【注】時刻ｔ１、ｔ２で走査線Ｖｉの変化分が中点電位
Ｖｉａに影響を及ぼすが、ｔ８〜ｔ、の期間に中点電位
Ｖｌｃは信号線Ｘｉを通じて映像信号電位と同じ電位に
される（映像信号の十分な書き込み）。 液晶ＬＣにかかる電位は薄膜トランジスタＴＰＴがオフ
した直後の電位でほぼ決定される（薄膜トランジスタＴ
ＰＴのオフ期間がオン期間より圧倒的に長い）。したが
って、液晶ＬＣにかかる直流分の計算は、期間ｔ１〜ｔ
３はほぼ無視でき、薄膜トランジスタＴＰＴがオフ直後
の電位、すなわち時刻１．．１４における過渡時の影響
を考えればよい。なお、映像信号Ｖｉはフレームごと、
あるいはラインごとに極性が反転し、映像信号そのもの
による直流分は零とされている。 つまり、直流相殺方式は、重ね合せ容量Ｃｇｓによる中
点電位Ｖｌｃの引き込みによる低下分を、保持容量素子
Ｃａｄｄおよび次段の走査信号線ＧＬ（容量電極ｇ）に
印加される駆動電圧によって押し上げ、液晶ＬＣに加わ
る直流成分を極めて小さくすることができる。この結果
、液晶表示装置は液晶ＬＣの寿命を向上することができ
る。もちろん、遮光効果を上げるためにゲートＧＴを大
きくした場合、それに伴って保持容量素子Ｃａｄｄの保
持容量を大きくすればよい。 この直流相殺方式は、第２０図（液晶表示部を示す等価
回路図）で示すように、初段の走査信号線ＯＬ（または
容量電極線）を最終段の容量電極線（または走査信号線
ＯＬ）に接続することによって採用することができる。 第２０図には便宜上４本の走査信号線ＧＬＬ、か記載さ
れていないが、実際には数百程度の走査信号ｉＧＬが配
置されている。初段の走査信号線ＧＬと最終段の容量電
極線との接続は、液晶表示部内の内部配線あるいは外部
引出配線によって行なう。 このように、液晶表示装置は、初段の走査信号線ＧＬを
最終段の容量電極線に接続することにより、走査信号線
ＯＬおよび容量電極線の全べてを垂直走査回路に接続す
ることができるので、直流相殺方式（ＤＣキャンセル方
式）を採用することができる。この結果、液晶ＬＣに加
わる直流成分を低減することができるので、液晶ＬＣの
寿命を向上することができる。 第１図によりこの発明に係るアクティブ・マトリックス
方式のカラー液晶表示装置の製造方法について説明する
。まず、第１図（ａ）に示すように。 ７０５９ガラス（商品名）からなる下部透明ガラス基板
５ＵＢＩ上に膜厚が１１００［人］のクロムからなる第
１導電膜ｇ１をスパッタリングにより設ける。つぎに、
エツチング液として硝酸第２セリウムアンモニウム溶液
を使用した写真蝕刻技術で第１導電膜ｇ１を選択的にエ
ツチングすることによって、走査信号線ＯＬの第１層、
ゲート電極ＧＴおよび保持容量素子Ｃａｄｄの電極を形
成すると同時に、ドレイン端子１の第１層、映像信号線
ＤＬの一部を設ける。この場合、第２１図にも示すよう
に、第１導電膜ｇ１からなる映像信号線ＤＬの一部の端
部が絶縁膜ＧＩ内に位置するようにする。 つぎに、レジストを剥離液５５０２ （商品名）で除去
したのち、０□アッシャ−を１分間行なう。 つぎに、膜厚がｔｏｏｏ［人］のアルミニウムーパラジ
ウム（Ｐｄ）、アルミニウムーシリコン、アルミニウム
ーシリコン−チタン（Ｔｉ）、アルミニウムーシリコン
−銅（Ｃｕ）等からなる第２導電膜ｇ２をスパッタリン
グにより設ける。つぎに、エツチング液としてリン酸と
硝酸と酢酸との混酸を使用した写真蝕刻技術で第２導電
膜ｇ２を選択的にエツチングすることにより、走査信号
線ＧＬの第２層を形成すると同時に、ドレイン端子１お
よび映像信号線ＤＬの一部の第１導電膜ｇｌ上にも第２
導電膜ｇ２を設ける。この場合、第２１図にも示すよう
に、ドレイン端子１および映像信号線ＤＬの一部の第１
導電膜ｇｌ上の第２導電膜ｇ２の端部が絶縁膜ＧＩの端
部から約１０［ｌＩｍ］外側↓こ位置するようにする。 つぎに、ドライエツチング装置にＳＦ、ガスを導入して
、シリコン等の残渣を除去したのち、レジストを除去す
る。つぎに、プラズマＣＶＤ装置にアンモニアガス、シ
ランガス、窒素ガスを導入して、膜厚が３５００［人コ
の窒化シリコン膜を設けたのち、プラズマＣＶＤ装置に
シランガス、水素ガス、ホスフィンガスを導入して、膜
厚が２１００［人］のｉ型非晶質シリコン膜を設け、膜
厚が３００［人コのＮ＋型シリコン膜を設ける。つぎに
、ドライエツチングガスとしてＳＦ、、ｃｃｎ、を使用
した写真蝕刻技術でＮ＋型シリコン膜、ｉ型非晶質シリ
コン膜を選択的にエツチングすることにより、ｉ型半導
体層Ａｓを形成する。 つぎに、レジストを除去したのち、レジスト２を設け、
ドライエツチングガスとしてＳＦＧを使用して窒化シリ
コン膜を選択的にエツチングすることによって、絶縁膜
ＧＩを形成する。つぎに、第１図（ｂ）に示すように、
レジスト２を除去する前に、現像液ＮＭＤ （商品名）
、リン酸と硝酸と酢酸との混酸を使用して、ドレイン端
子１および映像信号線ＤＬの一部の第１導電膜ｇ１上の
第２導電膜ｇ２を除去する。つぎに、第１図（ｃ）に示
すように、レジスト２を除去したのち、膜厚が６００［
人］のクロムからなる第１導電膜ｄ１をスパッタリング
により形成する。つぎに、写真蝕刻技術で第１導電膜ｄ
１を選択的にエツチングすることにより、映像信号線Ｄ
Ｌ、ソース電極ＳＤＩ、ドレイン電極ＳＤ２の第１層を
形成するとともに、ドレイン端子１の第２層を形成する
。つぎに、レジストを除去する前に、ドライエツチング
装置にＣＣＵｌ、ＳＦ、を導入して、Ｎ＋型シリコン膜
を選択的にエツチングすることにより、Ｎ＋型半導体層
ｄＯを形成する。つぎに、レジストを除去したのち、０
２アッシャ−を１分間行なう・つぎに、第１図（ｄ）に
示すように、膜厚が３５００［人］のアルミニウムーパ
ラジウム（Ｐｄ）、アルミニウムーシリコン、アルミニ
ウムーシリコン−チタン（Ｔｉ）、アルミニウムーシリ
コン−銅（Ｃｕ ）等からなる第２導電膜ｄ２をスパッ
タリングにより設ける。つぎに、写真蝕刻技術で第２導
電膜ｄ２を選択的にエツチングすることにより、映像信
号線ＤＬ、ソース電極ＳＤＩ、ドレイン電極ＳＤ２の第
２層を形成すると同時に、ドレイン端子１の第１導電膜
ｄ１上にも第２導電膜ｄ２を設ける。 この場合、第２２図にも示すように、ドレイン端子１の
第２層を構成する第１導電膜ｄ１上の第２導電膜ｄ２の
端部が保護膜ＰＳＶＩの端部の外側に位置するようにす
る。つぎに、レジストを除去したのち、０２アッシャ−
を１分間行なう。つぎに、膜厚が１２００［人コのＩＴ
Ｏ膜からなる第３導電膜ｄ３をスパッタリングにより設
ける。つぎに。 エツチング液として塩酸と硝酸との混酸を使用した写真
蝕刻技術で第３導電膜ｄ３を選択的にエツチングするこ
とにより、映像信号線ＤＬ、ソース電極ＳＤＩ、ドレイ
ン電極ＳＤ２の第３層および透明画素電極ＩＴＯＩを形
成する。つぎに、レジストを除去したの、プラズマＣＶ
Ｄ装置にアンモニアガス、シランガス、窒素ガスを導入
して、膜厚が１［−コの窒化シリコン膜を設ける。つぎ
に、レジスト３を設け、ドライエツチングガスとしてＳ
Ｆｓを使用して窒化シリコン膜を選択的にエツチングす
ることによって、保護膜ＰＳＶＩを形成する。つぎに、
第１図（ｅ）に示すように、レジスト３を除去する前に
、現像液ＮＭＤ、リン酸と硝酸と酢酸との、混酸を使用
して、ドレイン端子１の第１導電膜ｄ１上の第２導電膜
ｄ２を除去する。 つぎに、膜厚が１２００［人］のＩＴＯ膜４をスパッタ
リングにより設ける。つぎに、エツチング液として塩酸
と硝酸との混酸を使用した写真蝕刻技術でＩＴ○膜４を
選択的にエツチングすることにより、ドレイン端子１の
第３層を形成する。 この液晶表示装置の製造方法においては、第１導電膜ｇ
１により走査信号線ＧＬの第１層、ゲート電極ＧＴおよ
び保持容量素子Ｃａｄｄの電極を形成すると同時に、ド
レイン端子１の第１層、映像信号線ＤＬの一部を形成す
るから、走査信号ｖＡＧＬの第１層、ゲート電極ＧＴお
よび保持容量素子Ｃａｄｄの電極の形成、絶縁膜ＧＩの
形成によって。 下部透明ガラス基板５ＵＢＩの端子１の第１層の下の表
面が汚染されることはないので、ドレイン端子１が剥が
れることはない。また、第１導電膜ｇ１からなる映像信
号線ＤＬの一部の端部を！！１縁膜ＧＩ内に位置させて
いるから、映像信号線ＤＬが断線するのを防止すること
ができる。さらに。 走査信号線ＧＬの第２層を構成すべき第２導電膜ｇ２を
形成すると同時に、ドレイン端子１の第１層を構成する
第１導電膜ｇ１の上に第２導電膜ｇ２を設け、絶縁膜Ｇ
Ｉを形成したのち、ドレイン端子１の第１導電膜ｇｌ上
の第２導電膜ｇ２を除去するから、ドレイン端子１の第
１導電膜ｇ１の表面が汚染されることがないので、ドレ
イン端子１および映像信号線ＤＬの一部の第１導電膜ｇ
１と第１導電膜ｄ１とのコンタクト不良が生ずるのを防
止することができる。また、映像信号！ＤＬの第２層を
構成すべき第２導電膜ｄ２を形成すると同時に、ドレイ
ン端子１の第２層を構成する第１導電膜ｄ１の上に第２
導電膜ｄ２を設け、保護膜ＰＳＶＩを形成したのち、ド
レイン端子１の第２層の上の第２導電膜ｄ２を除去すれ
ば、ドレイン端子１の第２層を構成する第１導電膜ｄ１
の表面が汚染されることがないので、ドレイン端子１の
第１導電膜ｄ１とＩＴＯ膜４とのコンタクト不良が生ず
るのを防止することができる。 第２３図によりこの発明に係るアクティブ・マトリック
ス方式のカラー液晶表示装置の製造方法について説明す
る。まず、第２３図（ａ）に示すように、下部透明ガラ
ス基板５ＵＢＩ上に第１導電膜ｇ１をスパッタリングに
より設ける。つぎに、第１１１′電膜ｇ１を選択的にエ
ツチングすることによって、走査信号線ＯＬの第１層、
ゲート電極ＧＴ、ドレイン端子１の第１層、映像信号線
ＤＬの一部および保持容量素子Ｃａｄｄの電極を形成す
ると同時に、ドレイン端子１の第１層、映像信号線ＤＬ
の一部を設ける。つぎに、第２導電膜ｇ２をスパッタリ
ングにより設ける。つぎに、第２導電膜ｇ２を選択的に
エツチングすることにより、走査信号線ＧＬの第２層を
形成する。つぎに、レジストを除去し、窒化シリコン膜
を設けたのち、ｉ半非晶質シリコン膜を設け、Ｎ＋型シ
リコン膜を設ける。つぎに、Ｎ＋型シリコン膜、ｉ半非
晶質シリコン膜を選択的にエツチングすることにより、
ｉ型半導体層Ａｓを形成する。つぎに、レジストを除去
したのち、レジスト２を設け、窒化シリコン膜を選択的
にエツチングすることによって、絶縁膜ＧＩを形成する
。つぎに、レジスト２を除去する前に、塩酸と硝酸との
混酸を使用して、ドレイン端子１および映像信号ｇＤＬ
の一部の第１導電膜ｇ１の表面を処理する。つぎに、第
２３図（ｂ）に示すように、レジスト２を除去したのち
、第１導電膜ｄ１をスパッタリングにより形成する。 つぎに、第１導電膜ｄ１を選択的にエツチングすること
により、映像信号線ＤＬ、ソース電極ＳＤ１、ドレイン
電極ＳＤ２の第１層を形成するとともに、ドレイン端子
１の第２層を形成する。つぎに、レジストを除去する前
に、Ｎ＋型シリコン膜を選択的にエツチングすることに
より、Ｎ＋型半導体層ｄｏを形成する。つぎに、第２３
図（ｃ）に示すように、レジストを除去したのち、第２
導電膜ｄ２をスパッタリングにより設ける。つぎに、第
２導電膜ｄ２を選択的にエツチングすることにより、映
像信号線ＤＬ、ソース電極ＳＤ１．ドレイン電極ＳＤ２
の第２層を形成する。つぎに、レジストを除去したのち
、第３導電１ｉｄ３をスパッタリングにより設ける。つ
ぎに、第３導電膜ｄ３を選択的にエツチングすることに
より、映像信号線ＤＬ、ソース電極ＳＤ１、ドレイン電
極ＳＤ２の第３層および透明画素電極ＩＴＯＩを形成す
る。 つぎに、レジストを除去したのち、窒化シリコン膜を設
ける。つぎに、レジスト３を設け、窒化シリコン膜を選
択的にエツチングすることによって、保護膜ＰＳＶＩを
形成する。つぎに、レジスト３を除去する前に、塩酸と
硝酸との混酸を使用して、ドレイン端子１の第２層を構
成する第１導電膜ｄ１の表面を処理する。つぎに、第２
３図（ｄ）に示すように、レジスト３を除去したのち、
ＩＴＯ膜４をスパッタリングにより設ける。つぎに、Ｉ
ＴＯ膜４を選択的にエツチングすることにより、ドレイ
ン端子１の第３ＪＩＩを形成する。 この液晶表示装置の製造方法においては、絶縁膜ＧＩを
形成したのち、塩酸と硝酸との混酸を使用して、ドレイ
ン端子１の第１層および映像信号ＪｉｌＤＬの一部を構
成する第１導電膜ｇ１の表面を処理するから、ドレイン
端子１の第１層および映像信号線ＤＬの一部を構成する
第１導電膜ｇ１の表面を洗浄することができるので、ド
レイン端子１および映像信号線ＤＬの一部の第１導電膜
ｇ１と第１導電膜ｄ１とのコンタクト不良が生ずるのを
防止することができる。さらに、保護膜ＰＳｖ１を形成
したのち、塩酸と硝酸との混酸を使用して、ドレイン端
子１の第２層である第１導電膜ｄ１の表面を処理するか
ら、ドレイン端子１の第２層を構成する第１導電膜ｄ１
の表面を洗浄することができるので、ドレイン端子１の
第１導電膜ｄ１とＩＴＯ膜４とのコンタクト不良が生ず
るのを防止することができる。 以上、この発明を上記実施例に基づき具体的に説明した
が、この発明は上記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことはもちろんである。 たとえば、この発明は液晶表示部の各画素を２分割ある
いは４分割した液晶表示装置に適用することができる。 ただし、画素の分割数があまり多くなると、開口率が低
下するので、上述のように。 ２〜４分割程度が妥当である。また、画素は分割しなく
ても、遮光効果は得られる。さらに、上述実施例におい
ては、ゲート電極形成→ゲート絶縁膜形成→半導体層形
成→ソース・ドレイン電極形成の逆スタガ構造を示した
が、上下関係または作る順番がそれと逆のスタガ構造で
もこの発明は有効である。 〔発明の効果〕 以上説明したように、この発明に係る液晶表示装置の製
造方法においては、第１の信号線を構成すべき第１の導
電膜を形成すると同時に、第２の信号線に接続された端
子の第１層を形成するから、第１の信号線の形成、ゲー
ト絶縁膜として使用される絶縁膜の形成によって、端子
の第１層の下の基板の表面が汚染されることはないので
、端子が剥がれることはない。 また、第１の信号線の第２層を構成すべき第２の導電膜
を形成すると同時に、端子の第１層の上に第２の導電膜
を設け、ゲート絶縁膜として使用される絶縁膜を形成し
たのち、端子の第１層の上の第２の導電膜を除去すれば
、端子の第１層の表面が汚染されることがないから、端
子の第１Ｍと第２層とのコンタクト不良が生ずるのを防
止することができる。 さらに、絶縁膜を形成し、端子の第１層の表面を酸で処
理すれば、端子の第１層の表面を洗浄することができる
から、端子の第１層と第２Ｊｌｌとのコンタクト不良が
生ずるのを防止することができる。 また、第２の信号線の第２層を構成すべき第４の導電膜
を形成すると同時に、端子の第２層の上に第４の導電膜
を設け、保護膜を形成したのち、端子の第２層の上の第
４の導電膜を除去すれば、端子の第２層の表面が汚染さ
れることがないから、端子の第２層と第３層とのコンタ
クト不良が生ずるのを防止することができる。 さらに、保護膜を形成したのち、端子の第２層の表面を
酸で処理すれば、端子の第２層の表面を洗浄することが
できるから、端子の第２層と第３層とのコンタクト不良
が生ずるのを防止することができる。 このように、この発明の効果は顕著である。
わる直流電圧は、次式で表される。 ΔＶ、＋ΔＶ４＝（Ｃａｄｄ’Ｖ２−Ｃｇｓ’Ｖ１）／
にのため、Ｃａｄｄ−ｖ２ ＝ Ｃｇｓ−Ｖ １とする
と、液晶ＬＣに加わる直流電圧はＯになる。 【注】時刻ｔ１、ｔ２で走査線Ｖｉの変化分が中点電位
Ｖｉａに影響を及ぼすが、ｔ８〜ｔ、の期間に中点電位
Ｖｌｃは信号線Ｘｉを通じて映像信号電位と同じ電位に
される（映像信号の十分な書き込み）。 液晶ＬＣにかかる電位は薄膜トランジスタＴＰＴがオフ
した直後の電位でほぼ決定される（薄膜トランジスタＴ
ＰＴのオフ期間がオン期間より圧倒的に長い）。したが
って、液晶ＬＣにかかる直流分の計算は、期間ｔ１〜ｔ
３はほぼ無視でき、薄膜トランジスタＴＰＴがオフ直後
の電位、すなわち時刻１．．１４における過渡時の影響
を考えればよい。なお、映像信号Ｖｉはフレームごと、
あるいはラインごとに極性が反転し、映像信号そのもの
による直流分は零とされている。 つまり、直流相殺方式は、重ね合せ容量Ｃｇｓによる中
点電位Ｖｌｃの引き込みによる低下分を、保持容量素子
Ｃａｄｄおよび次段の走査信号線ＧＬ（容量電極ｇ）に
印加される駆動電圧によって押し上げ、液晶ＬＣに加わ
る直流成分を極めて小さくすることができる。この結果
、液晶表示装置は液晶ＬＣの寿命を向上することができ
る。もちろん、遮光効果を上げるためにゲートＧＴを大
きくした場合、それに伴って保持容量素子Ｃａｄｄの保
持容量を大きくすればよい。 この直流相殺方式は、第２０図（液晶表示部を示す等価
回路図）で示すように、初段の走査信号線ＯＬ（または
容量電極線）を最終段の容量電極線（または走査信号線
ＯＬ）に接続することによって採用することができる。 第２０図には便宜上４本の走査信号線ＧＬＬ、か記載さ
れていないが、実際には数百程度の走査信号ｉＧＬが配
置されている。初段の走査信号線ＧＬと最終段の容量電
極線との接続は、液晶表示部内の内部配線あるいは外部
引出配線によって行なう。 このように、液晶表示装置は、初段の走査信号線ＧＬを
最終段の容量電極線に接続することにより、走査信号線
ＯＬおよび容量電極線の全べてを垂直走査回路に接続す
ることができるので、直流相殺方式（ＤＣキャンセル方
式）を採用することができる。この結果、液晶ＬＣに加
わる直流成分を低減することができるので、液晶ＬＣの
寿命を向上することができる。 第１図によりこの発明に係るアクティブ・マトリックス
方式のカラー液晶表示装置の製造方法について説明する
。まず、第１図（ａ）に示すように。 ７０５９ガラス（商品名）からなる下部透明ガラス基板
５ＵＢＩ上に膜厚が１１００［人］のクロムからなる第
１導電膜ｇ１をスパッタリングにより設ける。つぎに、
エツチング液として硝酸第２セリウムアンモニウム溶液
を使用した写真蝕刻技術で第１導電膜ｇ１を選択的にエ
ツチングすることによって、走査信号線ＯＬの第１層、
ゲート電極ＧＴおよび保持容量素子Ｃａｄｄの電極を形
成すると同時に、ドレイン端子１の第１層、映像信号線
ＤＬの一部を設ける。この場合、第２１図にも示すよう
に、第１導電膜ｇ１からなる映像信号線ＤＬの一部の端
部が絶縁膜ＧＩ内に位置するようにする。 つぎに、レジストを剥離液５５０２ （商品名）で除去
したのち、０□アッシャ−を１分間行なう。 つぎに、膜厚がｔｏｏｏ［人］のアルミニウムーパラジ
ウム（Ｐｄ）、アルミニウムーシリコン、アルミニウム
ーシリコン−チタン（Ｔｉ）、アルミニウムーシリコン
−銅（Ｃｕ）等からなる第２導電膜ｇ２をスパッタリン
グにより設ける。つぎに、エツチング液としてリン酸と
硝酸と酢酸との混酸を使用した写真蝕刻技術で第２導電
膜ｇ２を選択的にエツチングすることにより、走査信号
線ＧＬの第２層を形成すると同時に、ドレイン端子１お
よび映像信号線ＤＬの一部の第１導電膜ｇｌ上にも第２
導電膜ｇ２を設ける。この場合、第２１図にも示すよう
に、ドレイン端子１および映像信号線ＤＬの一部の第１
導電膜ｇｌ上の第２導電膜ｇ２の端部が絶縁膜ＧＩの端
部から約１０［ｌＩｍ］外側↓こ位置するようにする。 つぎに、ドライエツチング装置にＳＦ、ガスを導入して
、シリコン等の残渣を除去したのち、レジストを除去す
る。つぎに、プラズマＣＶＤ装置にアンモニアガス、シ
ランガス、窒素ガスを導入して、膜厚が３５００［人コ
の窒化シリコン膜を設けたのち、プラズマＣＶＤ装置に
シランガス、水素ガス、ホスフィンガスを導入して、膜
厚が２１００［人］のｉ型非晶質シリコン膜を設け、膜
厚が３００［人コのＮ＋型シリコン膜を設ける。つぎに
、ドライエツチングガスとしてＳＦ、、ｃｃｎ、を使用
した写真蝕刻技術でＮ＋型シリコン膜、ｉ型非晶質シリ
コン膜を選択的にエツチングすることにより、ｉ型半導
体層Ａｓを形成する。 つぎに、レジストを除去したのち、レジスト２を設け、
ドライエツチングガスとしてＳＦＧを使用して窒化シリ
コン膜を選択的にエツチングすることによって、絶縁膜
ＧＩを形成する。つぎに、第１図（ｂ）に示すように、
レジスト２を除去する前に、現像液ＮＭＤ （商品名）
、リン酸と硝酸と酢酸との混酸を使用して、ドレイン端
子１および映像信号線ＤＬの一部の第１導電膜ｇ１上の
第２導電膜ｇ２を除去する。つぎに、第１図（ｃ）に示
すように、レジスト２を除去したのち、膜厚が６００［
人］のクロムからなる第１導電膜ｄ１をスパッタリング
により形成する。つぎに、写真蝕刻技術で第１導電膜ｄ
１を選択的にエツチングすることにより、映像信号線Ｄ
Ｌ、ソース電極ＳＤＩ、ドレイン電極ＳＤ２の第１層を
形成するとともに、ドレイン端子１の第２層を形成する
。つぎに、レジストを除去する前に、ドライエツチング
装置にＣＣＵｌ、ＳＦ、を導入して、Ｎ＋型シリコン膜
を選択的にエツチングすることにより、Ｎ＋型半導体層
ｄＯを形成する。つぎに、レジストを除去したのち、０
２アッシャ−を１分間行なう・つぎに、第１図（ｄ）に
示すように、膜厚が３５００［人］のアルミニウムーパ
ラジウム（Ｐｄ）、アルミニウムーシリコン、アルミニ
ウムーシリコン−チタン（Ｔｉ）、アルミニウムーシリ
コン−銅（Ｃｕ ）等からなる第２導電膜ｄ２をスパッ
タリングにより設ける。つぎに、写真蝕刻技術で第２導
電膜ｄ２を選択的にエツチングすることにより、映像信
号線ＤＬ、ソース電極ＳＤＩ、ドレイン電極ＳＤ２の第
２層を形成すると同時に、ドレイン端子１の第１導電膜
ｄ１上にも第２導電膜ｄ２を設ける。 この場合、第２２図にも示すように、ドレイン端子１の
第２層を構成する第１導電膜ｄ１上の第２導電膜ｄ２の
端部が保護膜ＰＳＶＩの端部の外側に位置するようにす
る。つぎに、レジストを除去したのち、０２アッシャ−
を１分間行なう。つぎに、膜厚が１２００［人コのＩＴ
Ｏ膜からなる第３導電膜ｄ３をスパッタリングにより設
ける。つぎに。 エツチング液として塩酸と硝酸との混酸を使用した写真
蝕刻技術で第３導電膜ｄ３を選択的にエツチングするこ
とにより、映像信号線ＤＬ、ソース電極ＳＤＩ、ドレイ
ン電極ＳＤ２の第３層および透明画素電極ＩＴＯＩを形
成する。つぎに、レジストを除去したの、プラズマＣＶ
Ｄ装置にアンモニアガス、シランガス、窒素ガスを導入
して、膜厚が１［−コの窒化シリコン膜を設ける。つぎ
に、レジスト３を設け、ドライエツチングガスとしてＳ
Ｆｓを使用して窒化シリコン膜を選択的にエツチングす
ることによって、保護膜ＰＳＶＩを形成する。つぎに、
第１図（ｅ）に示すように、レジスト３を除去する前に
、現像液ＮＭＤ、リン酸と硝酸と酢酸との、混酸を使用
して、ドレイン端子１の第１導電膜ｄ１上の第２導電膜
ｄ２を除去する。 つぎに、膜厚が１２００［人］のＩＴＯ膜４をスパッタ
リングにより設ける。つぎに、エツチング液として塩酸
と硝酸との混酸を使用した写真蝕刻技術でＩＴ○膜４を
選択的にエツチングすることにより、ドレイン端子１の
第３層を形成する。 この液晶表示装置の製造方法においては、第１導電膜ｇ
１により走査信号線ＧＬの第１層、ゲート電極ＧＴおよ
び保持容量素子Ｃａｄｄの電極を形成すると同時に、ド
レイン端子１の第１層、映像信号線ＤＬの一部を形成す
るから、走査信号ｖＡＧＬの第１層、ゲート電極ＧＴお
よび保持容量素子Ｃａｄｄの電極の形成、絶縁膜ＧＩの
形成によって。 下部透明ガラス基板５ＵＢＩの端子１の第１層の下の表
面が汚染されることはないので、ドレイン端子１が剥が
れることはない。また、第１導電膜ｇ１からなる映像信
号線ＤＬの一部の端部を！！１縁膜ＧＩ内に位置させて
いるから、映像信号線ＤＬが断線するのを防止すること
ができる。さらに。 走査信号線ＧＬの第２層を構成すべき第２導電膜ｇ２を
形成すると同時に、ドレイン端子１の第１層を構成する
第１導電膜ｇ１の上に第２導電膜ｇ２を設け、絶縁膜Ｇ
Ｉを形成したのち、ドレイン端子１の第１導電膜ｇｌ上
の第２導電膜ｇ２を除去するから、ドレイン端子１の第
１導電膜ｇ１の表面が汚染されることがないので、ドレ
イン端子１および映像信号線ＤＬの一部の第１導電膜ｇ
１と第１導電膜ｄ１とのコンタクト不良が生ずるのを防
止することができる。また、映像信号！ＤＬの第２層を
構成すべき第２導電膜ｄ２を形成すると同時に、ドレイ
ン端子１の第２層を構成する第１導電膜ｄ１の上に第２
導電膜ｄ２を設け、保護膜ＰＳＶＩを形成したのち、ド
レイン端子１の第２層の上の第２導電膜ｄ２を除去すれ
ば、ドレイン端子１の第２層を構成する第１導電膜ｄ１
の表面が汚染されることがないので、ドレイン端子１の
第１導電膜ｄ１とＩＴＯ膜４とのコンタクト不良が生ず
るのを防止することができる。 第２３図によりこの発明に係るアクティブ・マトリック
ス方式のカラー液晶表示装置の製造方法について説明す
る。まず、第２３図（ａ）に示すように、下部透明ガラ
ス基板５ＵＢＩ上に第１導電膜ｇ１をスパッタリングに
より設ける。つぎに、第１１１′電膜ｇ１を選択的にエ
ツチングすることによって、走査信号線ＯＬの第１層、
ゲート電極ＧＴ、ドレイン端子１の第１層、映像信号線
ＤＬの一部および保持容量素子Ｃａｄｄの電極を形成す
ると同時に、ドレイン端子１の第１層、映像信号線ＤＬ
の一部を設ける。つぎに、第２導電膜ｇ２をスパッタリ
ングにより設ける。つぎに、第２導電膜ｇ２を選択的に
エツチングすることにより、走査信号線ＧＬの第２層を
形成する。つぎに、レジストを除去し、窒化シリコン膜
を設けたのち、ｉ半非晶質シリコン膜を設け、Ｎ＋型シ
リコン膜を設ける。つぎに、Ｎ＋型シリコン膜、ｉ半非
晶質シリコン膜を選択的にエツチングすることにより、
ｉ型半導体層Ａｓを形成する。つぎに、レジストを除去
したのち、レジスト２を設け、窒化シリコン膜を選択的
にエツチングすることによって、絶縁膜ＧＩを形成する
。つぎに、レジスト２を除去する前に、塩酸と硝酸との
混酸を使用して、ドレイン端子１および映像信号ｇＤＬ
の一部の第１導電膜ｇ１の表面を処理する。つぎに、第
２３図（ｂ）に示すように、レジスト２を除去したのち
、第１導電膜ｄ１をスパッタリングにより形成する。 つぎに、第１導電膜ｄ１を選択的にエツチングすること
により、映像信号線ＤＬ、ソース電極ＳＤ１、ドレイン
電極ＳＤ２の第１層を形成するとともに、ドレイン端子
１の第２層を形成する。つぎに、レジストを除去する前
に、Ｎ＋型シリコン膜を選択的にエツチングすることに
より、Ｎ＋型半導体層ｄｏを形成する。つぎに、第２３
図（ｃ）に示すように、レジストを除去したのち、第２
導電膜ｄ２をスパッタリングにより設ける。つぎに、第
２導電膜ｄ２を選択的にエツチングすることにより、映
像信号線ＤＬ、ソース電極ＳＤ１．ドレイン電極ＳＤ２
の第２層を形成する。つぎに、レジストを除去したのち
、第３導電１ｉｄ３をスパッタリングにより設ける。つ
ぎに、第３導電膜ｄ３を選択的にエツチングすることに
より、映像信号線ＤＬ、ソース電極ＳＤ１、ドレイン電
極ＳＤ２の第３層および透明画素電極ＩＴＯＩを形成す
る。 つぎに、レジストを除去したのち、窒化シリコン膜を設
ける。つぎに、レジスト３を設け、窒化シリコン膜を選
択的にエツチングすることによって、保護膜ＰＳＶＩを
形成する。つぎに、レジスト３を除去する前に、塩酸と
硝酸との混酸を使用して、ドレイン端子１の第２層を構
成する第１導電膜ｄ１の表面を処理する。つぎに、第２
３図（ｄ）に示すように、レジスト３を除去したのち、
ＩＴＯ膜４をスパッタリングにより設ける。つぎに、Ｉ
ＴＯ膜４を選択的にエツチングすることにより、ドレイ
ン端子１の第３ＪＩＩを形成する。 この液晶表示装置の製造方法においては、絶縁膜ＧＩを
形成したのち、塩酸と硝酸との混酸を使用して、ドレイ
ン端子１の第１層および映像信号ＪｉｌＤＬの一部を構
成する第１導電膜ｇ１の表面を処理するから、ドレイン
端子１の第１層および映像信号線ＤＬの一部を構成する
第１導電膜ｇ１の表面を洗浄することができるので、ド
レイン端子１および映像信号線ＤＬの一部の第１導電膜
ｇ１と第１導電膜ｄ１とのコンタクト不良が生ずるのを
防止することができる。さらに、保護膜ＰＳｖ１を形成
したのち、塩酸と硝酸との混酸を使用して、ドレイン端
子１の第２層である第１導電膜ｄ１の表面を処理するか
ら、ドレイン端子１の第２層を構成する第１導電膜ｄ１
の表面を洗浄することができるので、ドレイン端子１の
第１導電膜ｄ１とＩＴＯ膜４とのコンタクト不良が生ず
るのを防止することができる。 以上、この発明を上記実施例に基づき具体的に説明した
が、この発明は上記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことはもちろんである。 たとえば、この発明は液晶表示部の各画素を２分割ある
いは４分割した液晶表示装置に適用することができる。 ただし、画素の分割数があまり多くなると、開口率が低
下するので、上述のように。 ２〜４分割程度が妥当である。また、画素は分割しなく
ても、遮光効果は得られる。さらに、上述実施例におい
ては、ゲート電極形成→ゲート絶縁膜形成→半導体層形
成→ソース・ドレイン電極形成の逆スタガ構造を示した
が、上下関係または作る順番がそれと逆のスタガ構造で
もこの発明は有効である。 〔発明の効果〕 以上説明したように、この発明に係る液晶表示装置の製
造方法においては、第１の信号線を構成すべき第１の導
電膜を形成すると同時に、第２の信号線に接続された端
子の第１層を形成するから、第１の信号線の形成、ゲー
ト絶縁膜として使用される絶縁膜の形成によって、端子
の第１層の下の基板の表面が汚染されることはないので
、端子が剥がれることはない。 また、第１の信号線の第２層を構成すべき第２の導電膜
を形成すると同時に、端子の第１層の上に第２の導電膜
を設け、ゲート絶縁膜として使用される絶縁膜を形成し
たのち、端子の第１層の上の第２の導電膜を除去すれば
、端子の第１層の表面が汚染されることがないから、端
子の第１Ｍと第２層とのコンタクト不良が生ずるのを防
止することができる。 さらに、絶縁膜を形成し、端子の第１層の表面を酸で処
理すれば、端子の第１層の表面を洗浄することができる
から、端子の第１層と第２Ｊｌｌとのコンタクト不良が
生ずるのを防止することができる。 また、第２の信号線の第２層を構成すべき第４の導電膜
を形成すると同時に、端子の第２層の上に第４の導電膜
を設け、保護膜を形成したのち、端子の第２層の上の第
４の導電膜を除去すれば、端子の第２層の表面が汚染さ
れることがないから、端子の第２層と第３層とのコンタ
クト不良が生ずるのを防止することができる。 さらに、保護膜を形成したのち、端子の第２層の表面を
酸で処理すれば、端子の第２層の表面を洗浄することが
できるから、端子の第２層と第３層とのコンタクト不良
が生ずるのを防止することができる。 このように、この発明の効果は顕著である。
第１図はこの発明に係るアクティブ・マトリックス方式
のカラー液晶表示装置の製造方法の説明図、第２図はこ
の発明を適用すべきアクティブ・マトリックス方式のカ
ラー液晶表示装置の液晶表示部の一画素を示す要部平面
図、第３図は第２図の■−田切切断線切った部分とシー
ル部周辺部の断面図、第４図は第２図に示す画素を複数
配置した液晶表示部の要部平面図、第５図〜第７図は第
２図に示す画素の所定の製造工程における要部平面図、
第８図は第４図に示す画素とカラーフィルタとを重ね合
せた状態における要部平面図、第９図は上記のアクティ
ブ・マトリックス方式のカラー液晶表示装置の液晶表示
部を示す等価回路図、第１０図はこの発明を適用すべき
他のアクティブ・マトリックス方式のカラー液晶表示装
置の液晶表示部の画素の要部およびシール部周辺部の断
面図。 第１１ａ図は第１０図に示した液晶表示装置の液晶表示
部の一画素を示す要部平面図、第１１ｂ図は第１１ａ図
のＡ−Ａ切断線で切った部分の断面図、第１２図は第１
１ａ図に示す画素を複数配置した液晶表示部の要部平面
図、第１３図〜第１５図は第１１ａ図に示す画素の所定
の製造工程における要部平面図、第１６図は第１２図に
示す画素とカラーフィルタとを重ね合せた状態における
要部平面図、第１７図は第１１ａ図に記載される画素の
等価回路図、第１８図は直流相殺方式による走査信号線
の駆動電圧を示すタイムチャート、第１９図、第２０図
はそれぞれ第１２図に示したアクティブ・マトリックス
方式のカラー液晶表示装置の液晶表示部を示す等価回路
図、第２１図、第２２図はそれぞれ第１図で製造方法を
説明した液晶表示装置の一部の所定の製造工程における
平面図、第２３図はこの発明に係る他のアクティブ・マ
トリックス方式のカラー液晶表示装置の製造方法の説明
図である。 ＳＵＢ・・・透明ガラス基板 ＧＬ・・・走査信号線 ＤＬ・・・映像信号線 ＧＩ・・・絶縁膜 ＧＴ・・・ゲート電極 Ａｓ・・・ｉ型半導体層 ＳＤ・・・ソース電極またはドレイン電極ｐｓｖ・・・
保護膜 ＬＳ・・・遮光膜 ＬＣ・・・液晶 ＴＰＴ・・・薄膜トランジスタ ＩＴＯ（ＣＯＭ）・・・透明画素電極 ｇｓｄ・・・導電膜 Ｃａｄｄ・・・保持容量素子 Ｃｇｓ・・・重ね合せ容量 Ｃｐｉｘ・・・液晶容量 ＢＭ・・・ブラックマトリックスパターント・・ドレイ
ン端子 ４・・・ＩＴＯ膜
のカラー液晶表示装置の製造方法の説明図、第２図はこ
の発明を適用すべきアクティブ・マトリックス方式のカ
ラー液晶表示装置の液晶表示部の一画素を示す要部平面
図、第３図は第２図の■−田切切断線切った部分とシー
ル部周辺部の断面図、第４図は第２図に示す画素を複数
配置した液晶表示部の要部平面図、第５図〜第７図は第
２図に示す画素の所定の製造工程における要部平面図、
第８図は第４図に示す画素とカラーフィルタとを重ね合
せた状態における要部平面図、第９図は上記のアクティ
ブ・マトリックス方式のカラー液晶表示装置の液晶表示
部を示す等価回路図、第１０図はこの発明を適用すべき
他のアクティブ・マトリックス方式のカラー液晶表示装
置の液晶表示部の画素の要部およびシール部周辺部の断
面図。 第１１ａ図は第１０図に示した液晶表示装置の液晶表示
部の一画素を示す要部平面図、第１１ｂ図は第１１ａ図
のＡ−Ａ切断線で切った部分の断面図、第１２図は第１
１ａ図に示す画素を複数配置した液晶表示部の要部平面
図、第１３図〜第１５図は第１１ａ図に示す画素の所定
の製造工程における要部平面図、第１６図は第１２図に
示す画素とカラーフィルタとを重ね合せた状態における
要部平面図、第１７図は第１１ａ図に記載される画素の
等価回路図、第１８図は直流相殺方式による走査信号線
の駆動電圧を示すタイムチャート、第１９図、第２０図
はそれぞれ第１２図に示したアクティブ・マトリックス
方式のカラー液晶表示装置の液晶表示部を示す等価回路
図、第２１図、第２２図はそれぞれ第１図で製造方法を
説明した液晶表示装置の一部の所定の製造工程における
平面図、第２３図はこの発明に係る他のアクティブ・マ
トリックス方式のカラー液晶表示装置の製造方法の説明
図である。 ＳＵＢ・・・透明ガラス基板 ＧＬ・・・走査信号線 ＤＬ・・・映像信号線 ＧＩ・・・絶縁膜 ＧＴ・・・ゲート電極 Ａｓ・・・ｉ型半導体層 ＳＤ・・・ソース電極またはドレイン電極ｐｓｖ・・・
保護膜 ＬＳ・・・遮光膜 ＬＣ・・・液晶 ＴＰＴ・・・薄膜トランジスタ ＩＴＯ（ＣＯＭ）・・・透明画素電極 ｇｓｄ・・・導電膜 Ｃａｄｄ・・・保持容量素子 Ｃｇｓ・・・重ね合せ容量 Ｃｐｉｘ・・・液晶容量 ＢＭ・・・ブラックマトリックスパターント・・ドレイ
ン端子 ４・・・ＩＴＯ膜
Claims (1)
- 【特許請求の範囲】 １、薄膜トランジスタと画素電極とを画素の一構成要素
とするアクティブ・マトリックス方式の液晶表示装置を
製造する方法において、走査信号線、映像信号線のうち
先に形成される第１の信号線を構成すべき第１の導電膜
を形成すると同時に、上記走査信号線、上記映像信号線
のうち後に形成される第２の信号線に接続された端子の
第１層を形成することを特徴とする液晶表示装置の製造
方法。 ２、上記第１の信号線の第２層を構成すべき第２の導電
膜を形成すると同時に、上記端子の第１層の上に上記第
２の導電膜を設け、ゲート絶縁膜として使用される絶縁
膜を形成し、上記端子の第１層の上の上記第２の導電膜
を除去したのち、上記端子の第１層の上に上記第２の信
号線を構成すべき第３の導電膜からなる第２層を形成す
ることを特徴とする請求項第１項記載の液晶表示装置の
製造方法。 ３、ゲート絶縁膜として使用される絶縁膜を形成し、上
記端子の第１層の表面を酸で処理したのち、上記端子の
第１層の上に上記第２の信号線を構成すべき第３の導電
膜からなる第２層を形成することを特徴とする請求項第
１項記載の液晶表示装置の製造方法。 ４、上記第２の信号線の第２層を構成すべき第４の導電
膜を形成すると同時に、上記端子の第２層の上に上記第
４の導電膜を設け、保護膜を形成し、上記端子の第２層
の上の上記第４の導電膜を除去したのち、上記端子の第
２層の上にＩＴＯ膜を形成することを特徴とする請求項
第２項または第３項記載の液晶表示装置の製造方法。 ５、保護膜を形成し、上記端子の第２層の表面を酸で処
理したのち、上記端子の第２層の上にＩＴＯ膜を形成す
ることを特徴とする請求項第２項または第３項記載の液
晶表示装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP761589A JP2786871B2 (ja) | 1989-01-18 | 1989-01-18 | 液晶表示装置の端子の形成方法 |
| KR1019900000589A KR100282932B1 (ko) | 1989-01-18 | 1990-01-18 | 박막장치 |
| US07/464,191 US5187604A (en) | 1989-01-18 | 1990-01-29 | Multi-layer external terminals of liquid crystal displays with thin-film transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP761589A JP2786871B2 (ja) | 1989-01-18 | 1989-01-18 | 液晶表示装置の端子の形成方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2568398A Division JP2916456B2 (ja) | 1998-02-06 | 1998-02-06 | 液晶表示装置の端子の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02188724A true JPH02188724A (ja) | 1990-07-24 |
| JP2786871B2 JP2786871B2 (ja) | 1998-08-13 |
Family
ID=11670718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP761589A Expired - Lifetime JP2786871B2 (ja) | 1989-01-18 | 1989-01-18 | 液晶表示装置の端子の形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2786871B2 (ja) |
| KR (1) | KR100282932B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7158205B2 (en) | 1996-10-22 | 2007-01-02 | Seiko Epson Corporation | Liquid crystal panel substrate, liquid crystal panel, and electronic device and projection display device using the same |
| US7872728B1 (en) | 1996-10-22 | 2011-01-18 | Seiko Epson Corporation | Liquid crystal panel substrate, liquid crystal panel, and electronic device and projection display device using the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63316084A (ja) * | 1987-06-19 | 1988-12-23 | 株式会社日立製作所 | 薄膜能動素子アレイの製造方法 |
-
1989
- 1989-01-18 JP JP761589A patent/JP2786871B2/ja not_active Expired - Lifetime
-
1990
- 1990-01-18 KR KR1019900000589A patent/KR100282932B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63316084A (ja) * | 1987-06-19 | 1988-12-23 | 株式会社日立製作所 | 薄膜能動素子アレイの製造方法 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7158205B2 (en) | 1996-10-22 | 2007-01-02 | Seiko Epson Corporation | Liquid crystal panel substrate, liquid crystal panel, and electronic device and projection display device using the same |
| US7184105B2 (en) | 1996-10-22 | 2007-02-27 | Seiko Epson Corporation | Liquid crystal panel substrate, liquid crystal panel, and electronic device and projection display device having the same |
| US7324171B2 (en) | 1996-10-22 | 2008-01-29 | Seiko Epson Corporation | Liquid crystal panel substrate, liquid crystal panel, and electronic device and projection display device using the same |
| CN100399135C (zh) * | 1996-10-22 | 2008-07-02 | 精工爱普生株式会社 | 液晶用基板和液晶面板 |
| US7532292B2 (en) | 1996-10-22 | 2009-05-12 | Seiko Epson Corporation | Liquid crystal panel substrate, liquid crystal panel, and electronic device and projection display device using the same |
| US7868961B2 (en) | 1996-10-22 | 2011-01-11 | Seiko Epson Corporation | Liquid crystal panel substrate, liquid crystal panel, and electronic device and projection display device using the same |
| US7872728B1 (en) | 1996-10-22 | 2011-01-18 | Seiko Epson Corporation | Liquid crystal panel substrate, liquid crystal panel, and electronic device and projection display device using the same |
| US8107049B2 (en) | 1996-10-22 | 2012-01-31 | Seiko Epson Corporation | Liquid crystal panel substrate, liquid crystal panel, and electronic device and projection display device using the same |
| US8358396B2 (en) | 1996-10-22 | 2013-01-22 | Seiko Epson Corporation | Liquid crystal panel substrate, liquid crystal panel, and electronic device and projection display device using the same |
| US8525968B2 (en) | 1996-10-22 | 2013-09-03 | Seiko Epson Corporation | Liquid crystal panel substrate, liquid crystal panel, and electronic device and projection display device using the same |
| US8749748B2 (en) | 1996-10-22 | 2014-06-10 | Seiko Epson Corporation | Liquid crystal panel substrate, liquid crystal panel, and electronic device and projection display device using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100282932B1 (ko) | 2001-03-02 |
| KR900012120A (ko) | 1990-08-03 |
| JP2786871B2 (ja) | 1998-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02188723A (ja) | 液晶表示装置 | |
| JPH02234127A (ja) | 液晶表示装置 | |
| JPH02234133A (ja) | 液晶表示装置 | |
| JPH02188724A (ja) | 液晶表示装置の端子の形成方法 | |
| JP2852073B2 (ja) | 液晶表示装置 | |
| JP2916456B2 (ja) | 液晶表示装置の端子の形成方法 | |
| JP2791084B2 (ja) | 液晶表示装置 | |
| JPH02234122A (ja) | 液晶表示装置 | |
| JPH02245738A (ja) | 液晶表示装置 | |
| JPH02245736A (ja) | 液晶表示装置およびその製造方法 | |
| JPH02234129A (ja) | 液晶表示装置 | |
| JPH02188720A (ja) | 液晶表示装置 | |
| JPH0359540A (ja) | 液晶表示装置の製造方法 | |
| JPH02234128A (ja) | 液晶表示装置の製造方法 | |
| JPH02242232A (ja) | 液晶表示装置 | |
| JP2781192B2 (ja) | 液晶表示装置およびその製造方法 | |
| JPH02188722A (ja) | 液晶表示装置 | |
| JPH02234116A (ja) | フラットディスプレイ装置の製造方法 | |
| JPH0359543A (ja) | カラー液晶表示装置の製造方法 | |
| JPH02188721A (ja) | 液晶表示装置 | |
| JPH0356931A (ja) | カラー液晶表示装置 | |
| JPH02234125A (ja) | 液晶表示装置 | |
| JPH02234126A (ja) | 液晶表示装置の製造方法 | |
| JPH02234120A (ja) | 液晶表示装置およびその製造方法 | |
| JPH0359521A (ja) | カラー液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080529 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090529 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090529 Year of fee payment: 11 |