JPH02188721A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明はたとえば薄膜トランジスタと画素電極とを画
素の一構成要素とするアクティブ・マトリックス方式の
カラー液晶表示装置等の液晶表示装置に関するものであ
る。 〔従来の技術〕 従来のアクティブ・マトリックス方式の液晶表示装置に
おいては、アイ　トリプル　イー　トランザクションズ
　オン　エレクトロン　デヴアイスイズ（ＩＥＥ！Ｅ　
ＴＲＡＮＳＡＣＴＩＯＮＳ　ＯＮ　ＥＬＥＣＴＯＲＯＮ
　ＤＥ！％ＴＩＣＥＳ）　　ＨＤ−２０巻、　１９７３
年、９９５頁に記載されているように、保持容量素子の
電極を走査信号線と接続された非晶質ＩＴＯ膜で構成し
、保持容量素子の誘電体膜をゲート絶縁膜として使用さ
れる窒化シリコンからなる絶縁膜で構成している。 この液晶表示装置においては、保持容量素子の電極が非
晶質ＩＴＯ膜で構成されているから、開口率を向上する
ことができる。 〔発明が解決しようとする課題〕 しかし、このような液晶表示装置においては、窒化シリ
コンからなる絶縁膜によって非晶質ＩＴＯ膜が白濁する
から、保持容量素子の電極部の光透過率が低下するので
１表示品質が低下する。 この発明は上述の課題を解決するためになされたもので
１表示品質が低下することのない液晶表示装置を提供す
ることを目的とする。 〔課題を解決するための手段〕 この目的を達成するため、この発明においては、薄膜ト
ランジスタと画素電極とを画素の一構成要素とし、保持
容量素子の電極を走査信号線と接続された透明導電膜で
構成し、保持容量素子の誘電体膜をゲート絶縁膜として
使用される窒化シリコンからなる絶縁膜で構成している
アクティブ・マトリックス方式の液晶表示装置において
、少なくとも上記透明導電膜上に上記絶縁膜と異なる材
質の透明保護絶縁膜を設ける。 〔作用〕 この液晶表示装置においては、少なくとも透明導電膜上
に絶縁膜と異なる材質の透明保護絶縁膜を設けているか
ら、透明導電膜が白濁することがない。 〔実施例〕 この発明を適用すべきアクティブ・マトリックス方式の
カラー液晶表示装置の液晶表示部の一画素を第２図（要
部平面図）で示し、第２図の■−■切断線で切った断面
を第３図で示す、また、第４図（要部平面図）には、第
２図に示す画素を複数配置した液晶表示部の要部を示す
。 第２図〜第４図に示すように、液晶表示装置は、下部透
明ガラス基板５ＵＢ１の内側（液晶側）の表面上に、薄
膜トランジスタＴＰＴおよび透明画素電極ＩＴＯを有す
る画素が構成されている。下部透明ガラス基板５ＵＢＩ
はたとえば１　、１　［ｍｍ］程度の厚さで構成されて
いる。 各画素は、隣接する２本の走査信号線（ゲート信号線ま
たは水平信号線）ＯＬと、隣接する２本の映像信号線（
ドレイン信号線または垂直信号線）ＤＬとの交差領域内
（４本の信号線で囲まれた領域内）に配置されている。 走査信号線ＧＬは、第２図および第４図に示すように、
列方向に延在し。 行方向に複数本配置されている。映像信号線ＤＬは、行
方向に延在し５列方向に複数本配置されている。 各画素の薄膜トランジスタＴＰＴは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴｌ、ＴＰＴ２およびＴＦＴ３で構成
されている。薄膜トランジスタＴＰＴ１〜ＴＦＴ３のそ
れぞれは、実質的に同一サイズ（チャンネル長と幅が同
じ）で構成されている。この分割された薄膜トランジス
タＴＰＴ１〜ＴＦＴ３のそれぞれは、主にゲート電極Ｇ
Ｔ、絶縁膜Ｇ１．ｉ型（真性、１ｎｔｒｉｎｓｉｃ、導
電型決定不純物がドープされていない）シリコン（Ｓｉ
）からなるｉ型半導体層ＡＳ、一対のソース電極ＳＤＩ
およびドレイン電極ＳＤ２で構成されている。なお、ソ
ース・ドレインは本来その間のバイアス極性によって決
まり、この液晶表示装置の回路ではその極性は動作中反
転するので、ソース・ドレインは動作中入れ替わると理
解されたい、しかし以下の説明でも１便宜上一方をソー
ス、他方をドレインと固定して表現する。 前記ゲート電極ＧＴは、第５図（所定の製造工程におけ
る要部平面図）に詳細に示すように、走査信号線ＯＬか
ら行方向（第２図および第５図において下方向）に突出
する丁字形状で構成されている（丁字形状に分岐されて
いる）、つまり、ゲート電極ＧＴは、映像信号線ＤＬと
実質的に平行に延在するように構成されている。ゲート
電極ＧＴは、薄膜トランジスタＴＰＴ１〜ＴＦＴ３のそ
れぞれの形成領域まで突出するように構成されている。 薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのゲー
ト電極ＧＴは、一体に（共通ゲート電極として）構成さ
れており、同一の走査信号線ＧＬに連続して形成されて
いる。ゲート電極ＧＴは、薄膜トランジスタＴＰＴの形
成領域において大きい段差をなるべく作らないように、
単層の第１導電膜ｇ１で構成する。第１導電膜ｇ１は、
たとえばスパッタで形成されたクロム（Ｃｒ）膜を用い
、１１００［人］程度の膜厚で形成する。 このゲート電極ＧＴは、第２図、第３図および第６図に
示されているように、ｉ型半導体層ＡＳを完全に覆うよ
う（下方からみて）それより太き目に形成される。した
がって、下部透明ガラス基板５ＵＢＩの下方に蛍光灯等
のバックライトを取り付けた場合、この不透明のＣｒゲ
ート電極ＧＴが影となって、半導体層ＡＳにはバックラ
イト光が当たらず、前述した光照射による導電現象すな
わちＴＰＴのオフ特性劣化は起きにくくなる。なお、ゲ
ート電極ＧＴの本来の大きさは、ソース・ドレイン電極
ＳＤＩ、８０２間をまたがるに最低限必要な（ゲート電
極とソース・ドレイン電極の位置合わせ余裕分も含めて
）幅を持ち、チャンネル幅Ｗを決めるその奥行き長さは
ソース・ドレイン電極間の距離（チャンネル長）Ｌどの
比、すなわち相互コンダクタンスｇＩｌｌを決定するフ
ァクタＷ／Ｌをいくつにするかによって決められる。 この液晶表示装置におけるゲート電極の大きさはもちろ
ん、上述した本来の大きさよりも大きくされる。 ゲート電極ＧＴのゲートおよび遮光の機能面からだけで
考えれば、ゲート電極ＧＴおよびその配線ＧＬは単一の
層で一体に形成してもよく、この場合不透明導電材料と
してＳｉを含有させたＡｌ。 純ＡＩ、およびＰｄを含有させたＡ１等を選ぶことがで
きる。 前記走査信号線ＧＬは、第１導電膜ｇ１およびその上部
に設けられた第２導電膜ｇ２からなる複合膜で構成され
ている。この走査信号線ＧＬの第１導電膜ｇ１は、前記
ゲート電極ＧＴの第１導電膜ｇ１と同一製造工程で形成
され、かつ一体に構成されている。第２導電膜ｇ２はた
とえばスパッタで形成されたアルミニウム（Ａｌ）膜を
用い、９００〜４０００［人］程度の膜厚で形成する。 第２導電膜ｇ２は、走査信号線ＧＬの抵抗値を低減し、
信号伝達速度の高速化（画素の情報の書込特性）を図る
ことができるように構成されている。 また、走査信号線ＧＬは、第１導電膜ｇ１の幅寸法に比
べて第２導１１膜ｇ２の幅寸法を小さく構成している。 すなわち、走査信号線ＧＬは、その側壁の段差形状をゆ
るやかにすることができるので、その上層の絶縁膜ＧＩ
の表面を平担化できるように構成されている。 絶縁膜ＧＩは、薄膜トランジスタＴＰＴ１〜ＴＦＴ３の
それぞれのゲート絶縁膜として使用される。絶縁膜ＧＩ
は、ゲート電極（３Ｔおよび走査信号線ＧＬの上層に形
成されている。絶縁膜ＧＩはたとえばプラズマＣＶＤで
形成された窒化珪素膜を用い、３０００　［人］程度の
膜厚で形成する。前述のように、Ｉｉ！ＩＩＩ膜ＧＩの
表面は、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞ
れの形成領域および走査信号線ＧＬ形成領域において平
担化されている。 ｉ型半導体層Ａｓは、第６図（所定の製造工程における
要部平面図）で詳細に示すように、複数に分割された薄
膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのチャネ
ル形成領域として使用される。複数に分割された薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体
層ＡＳは１画素内において一体に構成されている。すな
わち、画素の分割された複数の薄膜トランジスタＴＰＴ
１〜ＴＦＴ３のそれぞれは、１つの（共通の）ｉ型半導
体層Ａｓの島領域で構成されている。ｉ型半導体層ＡＳ
は、非晶質シリコン膜または多結晶シリコン膜で形成し
、約ｔａｏｏｃ人］程度の膜厚で形成する。 このｉ型半導体層ＡＳは、供給ガスの成分を変えてＳｉ
、Ｎ４からなる絶縁膜ＧＩの形成に連続して、同じプラ
ズマＣＶＤ装置で、しかもその装置から外部に露出する
ことなく形成される。また、オーミックコンタクト用の
ＰをドープしたＮ＋型半導体層ｄｏ（第３図）も同様に
連続して約４００［人］の厚さに形成される。しかる後
、下部透明ガラス基板５ＵＢＩはＣＶＤ装置から外に取
り出され、写真処理技術により、Ｎ＋型半導体層ｄＯお
よびｉ型半導体層ＡＳは第２図、第３図および第６図に
示すように独立した島状にパターニングされる。 このように、画素の複数に分割された薄膜トランジスタ
ＴＰＴ１〜ＴＦＴ３のそれぞれのｉ型半導体層ＡＳを一
体に構成することにより、薄膜トランジスタＴＰＴ１〜
ＴＦＴ３のそれぞれに共通のドレイン電極ＳＤ２がｉ型
半導体層ＡＳ（実際には、第１導電膜ｇ１の膜厚、・Ｎ
＋型半導体層ｄＯの膜厚およびｉ型半導体層ＡＳの膜厚
とを加算した膜厚に相当する段差）をドレイン電極ＳＤ
２側からｉ型半導体層ＡＳ側に向って１度乗り越えるだ
けなので、ドレイン電極ＳＤ２が断線する確率が低くな
り、点欠陥の発生する確率を低減することができる。つ
まり、この液晶表示装置では、ドレイン電極ＳＤ２がｉ
型半導体層Ａｓの段差を乗り越える際に画素内に発生す
る点欠陥が３分の１に低減できる。 また、この液晶表示装置のレイアウトと異なるが、ｉ型
半導体層ＡＳを映像信号線ＤＬが直接乗り越え、この乗
り越えた部分の映像信号線ＤＬをドレイン電極ＳＤ２と
して構成する場合、映像信号線ＤＬ（ドレイン電極５Ｄ
２）がｉ型半導体層ＡＳを乗り越える際の断線に起因す
る線欠陥の発生する確率を低減することができる。つま
り、画素の複数に分割された薄膜トランジスタＴＰＴＩ
〜ＴＦＴ３のそれぞれのｉ型半導体層ＡＳを一体に構成
することにより、映像信号線ＤＬ（ドレイン電極５Ｄ２
）がｉ型半導体層ＡＳを１度だけしか乗り越えないため
である（実際には１乗り始めと乗り終わりの２度である
）。 前記ｉ型半導体層ＡＳは、第２図および第６図に詳細に
示すように、走査信号線ＧＬと映像信号線ＤＬとの交差
部（クロスオーバ部）の両者間まで延在させて設けられ
ている。この延在させたｉ型半導体層ＡＳは、交差部に
おける走査信号線ＧＬと映像信号線ＤＬとの短絡を低減
するように構成されている。 画素の複数に分割された薄膜トランジスタＴＰＴ１〜Ｔ
ＦＴ３のそれぞれのソース電極ＳＤＩとドレイン電極Ｓ
Ｄ２とは、第２図、第３図および第７図（所定の製造工
程における要部平面図）で詳細に示すように、ｉ型半導
体層ＡＳ上にそれぞれ離隔して設けられている。ソース
電極ＳＤＩ。 ドレイン電極ＳＤ２のそれぞれは、回路のバイアス極性
が変ると、動作上、ソースとドレインとが入れ替わるよ
うに構成されている。つまり、薄膜トランジスタＴＰＴ
は、ＰＥＴと同様に双方向性である。 ソース電極ＳＤ１、ドレイン電極ＳＤ２のそれぞれは、
Ｎ＋型半導体ＪｉＷｄＯに接触する下層側から、第１導
電膜ｄ１、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね
合わせて構成されている。ソース電極ＳＤＩの第１導電
膜ｄ１、第２導電膜ｄ２および第３導電膜ｄ３は、ドレ
イン電極ＳＤ２のそれぞれと同一製造工程で形成される
。 第１導電膜ｄ１は、スパッタで形成したクロム膜を用い
、５００〜１０００［人］の膜厚（この液晶表示装置で
は、６００［人］程度の膜厚）で形成する。クロム膜は
、膜厚を厚く形成するとストレスが大きくなるので、　
２０００［人］程度の膜厚を越えない範囲で形成する。 クロム膜は、Ｎ＋型半導体層ｄＯとの接触が良好である
。クロム膜は、後述する第２導電膜ｄ２のアルミニウム
がＮ＋型半導体層ｄ。 に拡散することを防止する、所謂バリア層を構成する。 第１導電膜ｄ１としては、クロム膜の他に。 高融点金属（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シ
リサイド（ＭｏＳｉ、、ＴｉＳｉ、、Ｔａｘｉ、、ＷＳ
ｉ、）膜で形成してもよい。 第１導電膜ｄ１を写真処理でパターニングした後、同じ
写真処理用マスクであるいは第１導電膜ｄ１をマスクと
してＮ３型半導体層ｄｏが除去される。つまり、ｉ型半
導体ＲＡＳ上に残っていたＮ＋型半導体層ｄｏは第１導
電膜ｄ１以外の部分がセルファラインで除去される。こ
のとき、Ｎ◆型半導体層ｄＯはその厚さ分は全て除去さ
れるようエッチされるのでｉ型半導体層Ａｓも若干その
表面部分でエッチされるが、その程度はエッチ時間で制
御すればよい。 しかる後、第２導電＠ｄ２がアルミニウムのスパッタリ
ングで３０００〜５５０Ｇ［人］の膜厚（この液晶表示
装置では、　３５００［人］程度の膜厚）に形成される
。アルミニウム膜は、クロム膜に比べてストレスが小さ
く、厚い膜厚に形成することが可能で、ソース電極ＳＤ
Ｉ、ドレイン電極ＳＤ２および映像信号線ＤＬの抵抗値
を低減するように構成されている。第２導電膜ｄ２は、
薄膜トランジスタＴＰＴの動作速度の高速化および映像
信号線ＤＬの信号伝達速度の高速化を図ることができる
ように構成されている。つまり、第２導電膜ｄ２は、画
素の書込特性を向上することができる。第２導電膜ｄ２
としては、アルミニウム膜の他に、シリコン（ＳＬ）や
銅（Ｃｕ）やパラジウム（Ｐｄ）を添加物として含有さ
せたアルミニウム膜で形成してもよい。 第２導電膜ｄ２の写真処理技術によるパターニング後、
第３導電膜ｄ３がスパッタで形成された透明導電膜（Ｉ
ＴＯ：ネサ膜）を用い、　１０００〜２０００［人］の
膜厚（この液晶表示装置では、１２００［人］程度の膜
厚）で形成される。この第３導電膜ｄ３は、ソース電極
ＳＤＩ、ドレイン電極ＳＤ２および映像信号線ＤＬを構
成するとともに、透明画素電極ＩＴＯを構成するように
なっている。 ソース電極ＳＤ、１の第１導電膜ｄ１、ドレイン電極Ｓ
Ｄ２の第１導電膜ｄ１のそれぞれは、上層の第２導電膜
ｄ２および第３導電膜ｄ３に比べてチャネル形成領域側
を大きいサイズで構成している。つまり、第１導電膜ｄ
１は、第１導電膜ｄ１と第２導電膜ｄ２および第３導電
膜ｄ３との間の製造工程におけるマスク合せずれが生じ
ても、第２導電膜ｄ２および第３導電膜ｄ３に比べて大
きいサイズ（第１導電膜ｄ１〜第３導電膜ｄ３のそれぞ
れのチャネル形成領域側がオンザラインでもよい）にな
るように構成されている。ソース電極ＳＤＩの第１導電
膜ｄ１、ドレイン電極ＳＤ２の第１導電膜ｄ１のそれぞ
れは、薄膜トランジスタＴＰＴのゲート長りを規定する
ように構成されている。 このように、画素の複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３において、ソース電極ＳＤＩ、ドレ
イン電極ＳＤ２のそれぞれの第１導電膜ｄ１のチャネル
形成領域側を第２導電膜ｄ２および第３導電膜ｄ３に比
べて大きいサイズで構成することにより、ソース電極Ｓ
ＤＩ、ドレイン電極ＳＤ２のそれぞれの第１導電膜ｄ１
間の寸法で、薄膜トランジスタＴＰＴのゲート長りを規
定することができる。第１導電膜ｄ１間の離隔寸法（ゲ
ート長Ｌ）は、加工精度（パターニング精度）で規定す
ることができるので、薄膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３のそれぞれのゲート長りを均一にすることができる
。 ソース電極ＳＤ１は、前記のように、透明画素電極ＩＴ
Ｏに接続されている。ソース電極ＳＤＩは、ｉ型半導体
層ＡＳの段差形状（第１導電膜ｇ１の膜厚、Ｎ＋型半導
体層ｄＯの膜厚およびｉ型半導体層Ａｓの膜厚とを加算
した膜厚に相当する段差）に沿って構成されている。具
体的には、ソース電極ＳＤＩは、ｉ型半導体層ＡＳの段
差形状に沿って形成された第１導電膜ｄ１と、この第１
導電１１ｄｌの上部にそれに比べて透明画素電極ＩＴｏ
と接続される側を小さいサイズで形成した第２導電膜ｄ
２と、この第２導電膜から露出する第１導電膜ｄ１に接
続された第３導電１１１ｄ３とで構成されている。ソー
ス電極ＳＤＩの第１導電膜ｄ１は、Ｎ＋型半導体層ｄｏ
との接着性が良好であり、かつ主に第２導電膜ｄ２から
の拡散物に対するバリア層として構成されている。ソー
ス電［１ＳＤ１の第２導電膜ｄ２は、第１導電膜ｄ１の
クロム膜がストレスの増大から厚く形成できず、ｉ型半
導体層ＡＳの段差形状を乗り越えられないので、このｉ
型半導体層Ａｓを乗り越えるために構成されている。つ
まり、第２導電膜ｄ２は、厚く形感することでステップ
カバレッジを向上している。 第２導電膜ｄ２は、厚く形成できるので、ソース電極Ｓ
Ｄ１の抵抗値（ドレイン電極ＳＤ２や映像信号線ＤＬに
ついても同様）の低減に大きく寄与している。第３導電
膜ｄ３は、第２導電膜ｄ２のｉ型半導体層ＡＳに起因す
る段差形状を乗り越えることができないので、第２導電
膜ｄ２のサイズを小さくすることで露出する第１導電膜
ｄ１に接続するように構成されている。第１導電膜ｄ１
と第３導電膜ｄ３とは、接着性が良好であるばかりか、
両者間の接続部の段差形状が小さいので、確実に接続す
ることができる。 このように、薄膜トランジスタＴＰＴのソース電極ＳＤ
Ｉを、少なくともｉ型半導体層Ａｓに沿って形成された
バリア層としての第１導電膜ｄ１と、この第１導電膜ｄ
１の上部に形成され、第１導電膜ｄ１に比べて比抵抗値
が小さく、かつ第１導電膜ｄ１に比べて小さいサイズの
第２導電膜ｄ２とで構成し、この第２導電膜ｄ２から露
出する第１導電膜ｄ１に透明画素電極ＩＴＯである第３
導電膜ｄ３を接続することにより、薄膜トランジスタＴ
ＰＴと透明画素電極ＩＴＯとを確実に接続することがで
きるので、断線に起因する点欠陥を低減することができ
る。しかも、ソース電極ＳＤＩは、第１導電膜ｄ１によ
るバリア効果で、抵抗値の小さい第２導電膜ｄ２（アル
ミニウム膜）を用いることができるので、抵抗値を低減
することができる。 ドレイン電極ＳＤ２は、映像信号線ＤＬと一体に構成さ
れており、同一製造工程で形成されている。ドレイン電
極ＳＤ２は、映像信号線ＤＬと交差する列方向に突出し
たＬ字形状で構成されている。つまり、画素の複数に分
割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞ
れのドレイン電極ＳＤ２は、同一の映像信号線ＤＬに接
続されている。 前記透明画素電極ＩＴＯは、各画素毎に設けられており
、液晶表示部の画素電極の一方を構成する。透明画素電
極ＩＴＯは、画素の複数に分割された薄膜トランジスタ
ＴＦＴＩ〜ＴＦＴ３のそれぞれに対応して３つの透明画
素電極（分割透明画素電極）ＩＴＯＩ、ＩｒＯ２および
ＩｒＯ２に分割されている。透明画素電極ＩＴＯＩは、
薄膜トランジスタＴＦＴＩのソース電極ＳＤＩに接続さ
れている。透明画素電極ＩＴＯ２は、薄膜トランジスタ
ＴＦＴ２のソース電極ＳＤＩに接続されている。透明画
素電極ＩＴＯ３は、薄膜トランジスタＴＦＴ３のソース
電極ＳＤＩに接続されている。 透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれは。 薄膜トランジスタＴＦＴＩ−ＴＦＴ３のそれぞれと同様
に、実質的に同一サイズで構成されている。 透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれは、薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体
層ＡＳを一体に構成しである（分割されたそれぞれの薄
膜トランジスタＴＰＴを一個所に集中的に配置しである
）ので、Ｌ字形状で構成している。 このように、隣接する２本の走査信号ｍＧＬと隣接する
２本の映像信号線ＤＬとの交差領域内に配置された画素
の薄膜トランジスタＴＰＴを複数の薄膜トランジスタＴ
ＰＴＩ〜ＴＦＴ３に分割し。 この複数に分割された簿膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３のそれぞれに複数に分割した透明画素電極ＩＴＯＩ
〜ＩＴＯ３のそれぞれを接続することにより、画素の分
割された一部分（たとえば、薄膜トランジスタＴＦＴＩ
）が点欠陥になるだけで１画素の全体としては点欠陥で
なくなる（薄膜トランジスタＴＦＴ２およびＴＦＴ３が
点欠陥でない）ので１画素全体としての点欠陥を低減す
ることができる。 また、前記画素の分割された一部の点欠陥は、画素の全
体の面積に比べて小さい（この液晶表示装置の場合、画
素の３分の１の面積）ので、前記点欠陥を見にくくする
ことができる。 また、前記画素の分割された透明画素電極ＩＴ０１〜Ｉ
ＴＯ３のそれぞれを実質的に同一サイズで構成すること
により、画素内の点欠陥の面積を均一にすることができ
る。 また、前記画素の分割された透明画素電極ＩＴ０１〜Ｉ
ＴＯ３のそれぞれを実質的に同一サイズで構成すること
により、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと
共通透明画素電極ＩＴＯとで構成されるそれぞれの液晶
容量（Ｃｐｉｘ　）と、この透明画素電極ＩＴＯＩ〜Ｉ
ＴＯ３のそれぞれに付加される透明画素電極ＩＴＯＩ〜
ＩＴＯ３とゲート電極ＧＴとの重ね合せで生じる重ね合
せ容量（Ｃｇｓ）とを均一にすることができる。つまり
。 透明画素電極ＩＴＯＩ−ＩＴＯ３のそれぞれは液晶容量
および重ね合せ容量を均一にすることができるので、こ
の重ね合せ容量に起因する液晶ＬＣの液晶分子に印加さ
れようとする直流成分を均一とすることができ、この直
流成分を相殺する方法を採用した場合、各画素の液晶に
かかる直流成分のばらつきを小さくすることができる。 薄膜トランジスタＴＰＴおよび透明画素電極ＩＴｏ上に
は、保護膜ＰＳＶＩが設けられている。 保護膜ＰＳＶＩは、主に薄膜トランジスタＴＰＴを湿気
等から保護するために形成されており、透明性が高くし
かも耐湿性の良いものを使用する。 保護膜ＰＳＶＩは、たとえばプラズマＣＶＤで形成した
酸化珪素膜や窒化珪素膜で形成されており、５０００〜
１１０００［人］の膜厚（この液晶表示装置では。 ８０００［人］程度の膜厚）で形成する。 薄膜トランジスタＴＦＴ上の保護膜ＰＳＶＩの上部には
、外部光がチャネル形成領域として使用されるｉ型土導
体層ＡＳに入射されないように、遮蔽膜ＬＳが設けられ
ている。第２＠に示すように、遮蔽膜ＬＳは１点線で囲
まれた領域内に構成されている。遮蔽膜ＬＳは、光に対
する遮蔽性が高い、たとえばアルミニウム股やクロム膜
等で形成されており、スパッタで１０００［人］程度の
膜厚に形成する。 したがって、薄膜トランジスタＴＰＴ１〜ＴＦＴ３の共
通半導体層ＡＳは上下にある遮光膜ＬＳおよび太き目の
ゲート電極ＧＴによってサンドイッチにされ、外部の自
然光やバックライト光が当たらなくなる。遮光膜ＬＳと
ゲート電極ＧＴは半導体層ＡＳより太き目でほぼそれと
相似形に形成され１両者の大きさはほぼ同じとされる（
図では境界線が判るようゲート電極ＧＴを遮光膜ＬＳよ
す小さ目に描いている）。 なお、バックライトを上部透明ガラス基板５ＵＢ２側に
取り付け、下部透明ガラス基板５ＵＢＩを観察側（外部
露出側）とすることもでき、この場合は遮光膜ＬＳはバ
ックライト光の、ゲート電極ＧＴは自然光の遮光体とし
て働く。 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように構成されている。つまり、薄膜トラン
ジスタＴＰＴは、透明画素電極ＩＴＯに印加される電圧
を制御するように構成されている。 液晶ＬＣは、下部透明ガラス基板５ＵＢＩと上部透明ガ
ラス基板５ＵＢ２との間に形成された空間内に、液晶分
子の向きを設定する下部配向膜０ＲＩＩおよび上部配向
膜ＯＲＩ・２に規定され、封入されている。 下部配向膜０ＲＩＩは、下部透明ガラス基板５ＵＢＩ側
の保護膜ＰＳＶＩの上部に形成される。 上部透明ガラス基板５ＵＢ２の内側（Ｍ凸側）の表面に
は、カラーフィルタＦＩＬ、保護膜ＰＳｖ２、共通透明
画素電極（ＣＯＭ）ＩＴＯおよび前記上部配向膜０ＲＩ
２が順次積層して設けられている。 前記共通透明画素電極ＩＴＯは、下部透明ガラス基板５
ＵＢｌ側に画素毎に設けられた透明画素電極ＩＴＯに対
向し、隣接する他の共通透明画素電極ＩＴＯと一体に構
成されている。この共通透明画素電極ＩＴＯには、コモ
ン電圧Ｖ　ｃｏｗが印加されるように構成されている。 コモン電圧Ｖｃｏｍは、映像信号線ＤＬに印加されるロ
ウレベルの駆動電圧Ｖ　ｄ　ｓｉｎとハイレベルの駆動
電圧Ｖｄｏ＋ａｘとの中間電位である。 カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。 カラーフィルタＦＩＬは、画素に対向する位置に各画素
ごとに構成され、染め分けられている。すなわち、カラ
ーフィルタＦＩＬは、画素と同様に、隣接する２本の走
査信号線ＧＬと隣接する２本の映像信号線ＤＬとの交差
領域内に構成されている。各画素は、カラーフィルタＦ
ＩＬの個々の所定色フィルタ内において５複数に分割さ
れている。 カラーフィルタＦＩＬは、つぎのように形成することが
できる。まず、上部透明ガラス基板５ＵＢ２の表面に染
色基材を形成し、フォトリソグラフィ技術で赤色フィル
タ形成領域以外の染色基材を除去する。この後、染色基
材を赤色染料で染め。 固着処理を施し、赤色フィルタＲを形成する。次に、同
様な工程を施すことによって、緑色フィルタＧ、青色フ
ィルタＢを順次形成する。 このように、カラーフィルタＦＩＬの各色フィルタを各
画素と対向する交差領域内に形成することにより、カラ
ーフィルタＦＩＬの各色フイルタ間に、走査信号線ＧＬ
、映像信号線ＤＬのそれぞれが存在するので、それらの
存在に相当する分、各画素とカラーフィルタＦＩＬの各
色フィルタとの位置合せ余裕寸法を確保する（位置合せ
マージンを大きくする）ことができる、さらに、カラー
フィルタＦＩＬの各色フィルタを形成する際に、異色フ
ィルタ間の位置合せ余裕寸法を確保することができる。 すなわち、この液晶表示装置では、隣接する２本の走査
信号線ＧＬと隣接する２本の映像信号線ＤＬとの交差領
域内に画素を構成し、この画素を複数に分割し、この画
素に対向する位置にカラーフィルタＦＩＬの各色フィル
タを形成することにより、前述の点欠陥を低減すること
ができるとともに、各画素と各色フィルタとの位置合せ
余裕寸法を確保することができる。 保護膜ＰＳＶ２は、前記カラーフィルタＦＩＬを異なる
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている。保護膜ＰＳＶ２は、たとえばア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている。 この液晶表示装置は、下部透明ガラス基板５ＵＢｌ側、
上部透明ガラス基板５ＵＢＺ側のそれぞれの層を別々に
形成し、その後下部透明ガラス基板５ＵＢ１と上部透明
ガラス基板５ＵＢ２とを重ね合せ、両者間に液晶ＬＣを
封入することによって組み立てられる。 前記液晶表示部の各画素は、第４図に示すように、走査
信号線ＧＬが延在する方向と同一列方向に複数配置され
、画素列Ｘ、、Ｘ、、ｘ、、Ｘ、、・・・のそれぞれを
構成している。各画素列Ｘ、、ｘ、。 Ｘ３．Ｘ、、・・・のそれぞれの画素は、薄膜トランジ
スタＴＦＴＩ〜ＴＦＴ３および透明画素電極ＩＴ０１〜
ＩＴＯ３の配置位置を同一に構成している。 つまり、画素列Ｘ１．Ｘ、、・・・のそれぞれの画素は
、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の配置位置を左
側、透明画素電極ＩＴＯＩ〜ＩＴＯ３の配置位置を右側
に構成している０画素列Ｘ、、　Ｘ、、・・・のそれぞ
れの行方向の次段の画素列Ｘ、、　Ｘ、、・・・のそれ
ぞれの画素は、画素列Ｘユ、Ｘ１．・・・のそれぞれの
画素を前記映像信号線ＤＬに対して線対称で配置した画
素で構成されている。すなわち１画素列Ｘ２．Ｘ、、・
・・のそれぞれの画素は、薄膜トランジスタＴＰＴＩ〜
ＴＦＴ３の配置位置を右側、透明画素電極ＩＴＯＩ〜Ｉ
ＴＯ３の配置位置を左側に構成している。そして、画素
列Ｘ２．Ｘ４．・・・のそれぞれの画素は、画素列Ｘ、
、Ｘ、、・・・のそれぞれの画素に対し、列方向に半画
素間隔移動させて（ずらして）配置されている。つまり
、画素列Ｘの各画素間隔を１．０　（１，０ピツチ）と
すると、次段の画素列又は、各画素間隔を１．０とし、
前段の画素列Ｘに対して列方向に０．５画素間隔（０，
５ピツチ）ずれている、各画素間を行方向に延在する映
像信号＠ＤＬは、各画素列Ｘ間において、半画素間隔分
（０，５ピツチ分）列方向に延在するように構成されて
いる。 このように、液晶表示部において、薄膜トランジスタＴ
ＰＴおよび透明画素電極ＩＴＯの配置位置が同一の画素
を列方向に複数配置して画素列Ｘを構成し；画素列Ｘの
次段の画素列Ｘを、前段の画素列Ｘの画素を映像信号線
ＤＬに対して線対称で配置した画素で構成し、次段の画
素列を前段の画素列に対して半画素間隔移動させて構成
することにより、第８図（画素とカラーフィルタとを重
ね合せた状態における要部平面図）で示すように、前段
の画素列Ｘの所定色フィルタが形成された画素（たとえ
ば、画素列Ｘ、の赤色フィルタＲが形成された画素）と
次段の画素列Ｘの同一色フィルタが形成された画素（た
とえば、画素列Ｘ４の赤色フィルタＲが形成された画素
）とを１．５画素間隔（１，５ピツチ）ｌｌ隔すること
ができる。つまり、前段の画素列Ｘの画素は、最つども
近傍の次段の画素列の同一色フィルタが形成された画素
と常時１．５画素間隔分離隔するように構成されており
。 カラーフィルタＦＩＬはＲＧＢの三角形配置構造を構成
できるようになっている。カラーフィルタＦＩＬのＲＧ
Ｂの三角形配置構造は、各色の混色を良くすることがで
きるので、カラー画像の解像度を向上することができる
。 また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる。したがって、映像信号線Ｄ
Ｌの引き回しをなくしその占有面積を低減することがで
き、又映像信号線ＤＬの迂回をなくし多層配線構造を廃
止することができる。 この液晶表示部の構成を回路的に示すと、第９図（液晶
表示部の等価回路図）に示すようになる。 第９図に示すＸｉＧ、Ｘｉ＋ＩＧｅ・・・は、緑色フィ
ルタＧが形成される画素に接続された映像信号線ＤＬで
ある。　Ｘ　ｉ　Ｂ　、　Ｘ　ｉ　＋　Ｉ　Ｂ　、’・
・・は、青色フィルタＢが形成される画素に接続された
映像信号線ＤＬである。Ｘｉ＋ＩＲ，Ｘｉ＋２Ｒ，・・
・は、赤色フィルタＲが形成される画素に接続された映
像信号線ＤＬである。これらの映像信号線ＤＬは。 映像信号膳区動回路で選択される。Ｙｉは箭記第４図お
よび第８図に示す画素列Ｘｉを選択する走査信号線ＧＬ
である。同様に、Ｙｉ＋１．Ｙｉ＋２゜・・・のそれぞ
れは、画素列Ｘ２１Ｘ３．・・・のそれぞれを選択する
走査信号線ＧＬである。これらの走査信号線ＧＬは、垂
直走査回路に接続されている。 前記第３図の中央部は一画素部分の断面を示しているが
、左側は下部透明ガラス基板５ＵＢＩおよび上部透明ガ
ラス基板５ＵＢ２の左側縁部分で外部引出配線の存在す
る部分の断面を示している。 右側は、透明ガラス基板５ＵＢＩおよび５ＵＢ２の右側
縁部分で外部引出配線の存在しない部分の断面を示して
いる。 第３図の左側、右側のそれぞれに示すシール材ＳＬは、
液晶ＬＣを封止するように構成されており、液晶封入口
（図示していない）を除く透明ガラス基板５ＵＢＩおよ
び５ＵＢ２の総周囲全体に沿って形成されている。シー
ル材ＳＬは、たとえばエポキシ樹脂で形成されている。 前記上部透明ガラス基板５ＵＢ２側の共通透明画素電極
ＩＴＯは、少なくとも一個所において、銀ペースト材Ｓ
ＩＬによって、下部透明ガラス基板５ＵＢｌ側に形成さ
れた外部引出配線に接続されている。この外部引出配線
は、前述したゲート電極ＧＴ、ソース電極ＳＤＩ、ドレ
イン電極ＳＤ２のそれぞれと同一製造工程で形成される
。 前記配向膜０ＲＩＩおよび０ＲＩ２、透明画素電極ＩＴ
Ｏ１共通透明画素電極ＩＴＯ１保護膜ＰＳｖ１およびＰ
ＳＶ２．絶縁膜ＧＩのそれぞれの層は、シール材ＳＬの
内側に形成される。偏光板ＰＯＬは、下部透明ガラス基
板５ＵＢＩ、上部透明ガラス基板５ＵＢ２のそれぞれの
外側の表面に形成されている。 第１０図はこの発明を適用すべき他のアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の画素
の要部およびシール部周辺部の断面図、第１１ａ図は第
１０図に示した液晶表示装置の液晶表示部の一画素を示
す要部平面図、第１１ｂ図は第１１ａ図のＡ−Ａ切断線
で切った部分の新面図、第１２図は第１１ａ図に示す画
素を複数配置した液晶表示部の要部平面図、第１３図〜
第１５図は第１１ａ図に示す画素の所定の製造工程にお
ける要部平面図、第１６！ｉは第１２図に示す画素とカ
ラーフィルタとを重ね合せた状態における要部平面図で
ある。 この液晶表示装置においては、液晶表示部の各画素の開
口率を向上することができるとともに。 液晶にかかる直流成分を小さくし、液晶表示部の点欠陥
を低減しかつ黒むらを低減することができる。 この液晶表示装置は、第１１ａ図に示すように、液晶表
示部の各画素内のｉ型半導体層ＡＳを薄膜トランジスタ
ＴＦＴ１〜ＴＦＴ３毎に分割して構成されている。つま
り、画素の複数に分割された薄膜トランジスタＴＰＴ１
〜ＴＦＴ３のそれぞれは、独立したｉ型半導体層ＡＳの
島領域で構成されている。 また、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれ
に接続される透明画素電極ＩＴＯＩ−ＩＴＯ３のそれぞ
れは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３と接続され
る辺と反対側の辺において、行方向の次段の走査信号線
ＧＬと重ね合わされている。この重ね合せは、透明画素
電極ＩＴＯＩ〜ＩＴＯ３のそれぞれを一方の電極とし、
次段の走査信号線ＧＬを他方の電極とする保持容量素子
（静電容量素子）　Ｃａｄｄを構成する。この保持容量
素子Ｃａｄｄの誘電体膜は、薄膜トランジスタＴＰＴの
ゲート絶縁膜として使用される絶縁膜ＧＩと同一層で構
成されている。 ゲート電極ＧＴは、第２図等に示した液晶表示装置と同
様、ｉ型半導体層ＡＳより太き目に形成されるが、この
液晶表示装置では薄膜トランジスタＴＰＴ１〜ＴＦＴ３
が独立したｉ型半導体層ＡＳごとに形成されているため
、各薄膜トランジスタＴＰＴごとに太き目のパターンが
形成される。 また、上部透明ガラス基板５ＵＢ２の走査信号線ＧＬ、
映像信号線ＤＬ、薄膜トランジスタＴＰＴに対応する部
分にブラックマトリックスパターンＢＭが設けられてい
るから、画素の輪郭が明瞭になるので、コントラストが
向上するとともに、外部の自然光が薄膜トランジスタＴ
ＰＴに当たるのを防止することができる。 第１１ａ図に記載される画素の等価回路を第１７図（等
価回路図）に示す。第１７図において、前述と同様に、
Ｃｇｓは薄膜トランジスタＴＰＴのゲート電極ＧＴおよ
びソース電極ＳＤＩで形成される重ね合せ容量である０
重ね合せ容量Ｃｇｓの誘電体膜は絶縁膜ＧＩであるａ　
Ｃｐｉｘは透明画素電極ＩＴＯ（ＰＩＸ）および共通透
明画素電極ＩＴＯ（ＣＯＭ）間で形成される液晶容量で
ある。液晶容量Ｃρ１ｘの誘電体膜は液晶ＬＣ，保護膜
ｐｓｖ１および配向膜０ＲＩＩ、０ＲＩ２である。 ｖｌｃは中点電位である。 前記保持容量素子Ｃａｄｄは、薄膜トランジスタＴＰＴ
がスイッチングするとき、中点電位（画素電極電位）Ｖ
ｌｃに対するゲート電位変化ΔＶｇの影響を低減するよ
うに働く。この様子を式で表すと次式となる。 ΔＶ　ｌｃ＝　（（Ｃｇｓ／　（Ｃｇｓ＋Ｃａｄｄ＋Ｃ
ｐｉｘ））　ＸΔＶｇここで、ΔＶｌｃはΔＶｇによる
中点電位の変化分を表わす。この変化分ΔＶｌｃは液晶
に加わる直流成分の原因となるが、保持容量素子Ｃａｄ
ｄの保持容量を大きくすればする程その値を小さくする
ことができる。また、保持容量素子Ｃａｄｄは放電時間
を長くする作用もあり、薄膜トランジスタＴＰＴがオフ
した後の映像情報を長く蓄積する。液晶ＬＣに印加され
る直流成分の低減は、液晶ＬＣの寿命を向上し、液晶表
示画面の切り替え時に前の画像が残るいわゆる焼き付き
を低減することができる。 上述したように、ゲート電極ＧＴは半導体層ＡＳを完全
に覆うよう大きくされている分、ソース・ドレイン電極
ＳＤＩ、ＳＤ２とのオーバラップ面積が増え、したがっ
て寄生容量Ｃｇｓが大きくなり中点電位ｖｌｃはゲート
（走査）信号Ｖｇの影響を受は易くなるという逆効果が
生じる。しかし、保持容量素子Ｃａｄｄを設けることに
よりこのデメリットも解消することができる。 また、２本の走査信号線ＯＬと２本の映像信号１！ＤＬ
との交差領域内に画素を有する液晶表示装置において、
前記２本の走査信号線ＧＬのうちの一方の走査信号線Ｇ
Ｌで選択される画素の薄膜トランジスタＴＰＴを複数に
分割し、この分割された薄膜トランジスタＴＰＴＩ〜Ｔ
ＦＴ３のそれぞれに透明画素電極ＩＴＯを複数に分割し
たそれぞれ（ＩＴＯＩ〜ＩＴＯ３）を接続し、この分割
された透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれにこ
の画素電極ＩＴＯを一方の電極とし前記２本の走査信号
線ＧＬのうちの他方の走査信号線ＯＬを容量電極線とし
て用いて他方の電極とする保持容量素子Ｃａｄｄを構成
することにより、前述のように１画素の分割された一部
分が点欠陥になるだけで、画素の全体としては点欠陥で
なくなるので、画素の点欠陥を低減することができると
ともに、前記保持容量素子Ｃａｄｄで液晶ＬＣに加わる
直流成分を低減することができるので、液晶ＬＣの寿命
を向上することができる。とくに、画素を分割すること
により、薄膜トランジスタＴＰＴのゲート電極ＧＴとソ
ース電極ＳＤＩまたはドレイン電極ＳＤＲとの短絡に起
因する点欠陥を低減することができるとともに、透明画
素電極ＩＴＯＩ〜■ＴＯ３のそれぞれと保持容量素子Ｃ
ａｄｄの他方の電極（容量電極線）との短絡に起因する
点欠陥を低減することができる。後者側の点欠陥はこの
液晶表示装置の場合３分の１になる。この結果、前記画
素の分割された一部の点欠陥は１画素の全体の面積に比
べて小さいので、前記点欠陥を見にくくすることができ
る。 前記保持容量素子Ｃａｄｄの保持容量は、画素の書込特
性から、液晶容量Ｃｐｉｘに対して４〜８倍（４・Ｃｐ
ｉｘ＜Ｃａｄｄ＜　８　・Ｃｐｉｘ）　、重ね合せ容量
Ｃｇｓに対して８〜３２倍（８−Ｃｇｓ＜Ｃａｄｄ＜３
２・Ｃｇｓ）程度の値に設定する。 また、前記走査信号ｓＧＬを第１導電膜（クロム膜）ｇ
ｌに第２導電膜（アルミニウム膜）ｇ２を重ね合せた複
合膜で構成し、前記保持容量素子Ｃａｄｄの他方の電極
つまり容量電極線の分岐された部分を前記複合膜のうち
の一層の第１導電膜ｇ１からなる単層膜で構成すること
により、走査信号線ＧＬの抵抗値を低減し、書込特性を
向上することができるとともに、保持容量素子Ｃａｄｄ
の他方の電極に基づく段差部に沿って確実に保持容量素
子Ｃａｄｄの一方の電極（透明画素電極ＩＴＯ）を絶縁
膜ＧＩ上に接着させることができるので、保持容量素子
Ｃａｄｄの一方の電極の断線を低減することができる。 また、保持容量素子Ｃａｄｄの他方の電極を単層の第１
導電膜ｇ１で構成し、アルミニウム膜である第２導電膜
ｇ２を構成しないことにより、アルミニウム膜のヒロッ
クによる保持容量素子Ｃａｄｄの他方の電極と一方の電
極との短絡を防止することができる。 前記保持容量素子Ｃａｄｄを構成するために重ね合わさ
れる透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと容量
電極線の分岐された部分との間の一部には、前記ソース
電極ＳＤＩと同様に、分岐された部分の段差形状を乗り
越える際に透明画素電極ＩＴＯが断線しないように、第
１導電膜ｄ１および第２導電膜ｄ２で構成された島領域
が設けられている。この島領域は、透明画素電極ＩＴＯ
の面積（開口率）を低下しないように、できる限り小さ
く構成する。 このように、前記保持容量素子Ｃａｄｄの一方の電極と
その誘電体膜として使用される絶縁膜ＧＩとの間に、第
１導電膜ｄ１とその上に形成された第１導電膜ｄ１に比
べて比抵抗値が小さくかつサイズが小さい第２導電膜ｄ
２とで形成された下地層を構成し、前記一方の電極（第
３導電膜ｄ３）を前記下地層の第２導電膜ｄ２から露出
する第１導電膜ｄ１に接続することにより、保持容量素
子Ｃａｄｄの他方の電価に基づく段差部に沿って確実に
保持容量素子Ｃａｄｄの一方の電極を接着させることが
できるので、保持容量素子Ｃａｄｄの一方の電極の断線
を低減することができる。 前記画素の透明画素電極ＩＴＯに保持容量素子Ｃａｄｄ
を設けた液晶表示装置の液晶表示部は、第１９図（液晶
表示部を示す等価回路図）に示すように構成されている
。液晶表示部は、画素、走査信号線ＧＬおよび映像信号
線ＤＬを含む単位基本パターンの繰返しで構成されてい
る。容量電極線として使用される最終段の走査信号線Ｏ
Ｌ（または初段の走査信号線ＧＬ）は、第１９図に示す
ように、共通透明画素電極（Ｖｃｏｍ　）　Ｉ　Ｔｏに
接続する。共通透明画素電極ＩＴＯは、前記第３図に示
すように、液晶表示装置の周縁部において銀ペースト材
ＳＬによって外部引出配線に接続されている。しかも、
この外部引出配線の一部の導電層（ｇｌおよびｇ２）は
走査信号線ＯＬと同一製造工程で構成されている。この
結果、最終段の走査信号線ＧＬ（容量電極線）は、共通
透明画素電極ＩＴＯに簡単に接続することができる。 このように、容量電極線の最終段を前記画素の共通透明
画素電極（Ｖｃｏｍ　）　Ｉ　Ｔｏに接続することによ
り、最終段の容量電極線は外部引出配線の一部の導電層
と一体に構成することができ、しかも共通透明画素電極
ＩＴＯは前記外部引出配線に接続されているので、簡単
な構成で最終段の容量電極線を共通透明画素電極ＩＴＯ
に接続することができる。 また、液晶表示装置は、先に本願出原人によって出願さ
れた特願昭６２−９５１２５号に記載される直流相殺方
式（ＤＣキャンセル方式）に基づき、第１８図（タイム
チャート）に示すように、走査信号線ＤＬの駆動電圧を
制御することによって、さらに液晶ＬＣに加わる直流成
分を低減することができる。第１８図において、Ｖｉは
任意の走査信号線ＯＬの駆動電圧、Ｖｉ＋１はその次段
の走査信号線ＧＬの駆動電圧である。Ｖａａは走査信号
線ＧＬに印加されるロウレベルの駆動電圧Ｖｄｍ１ｎ、
Ｖｄ　ｄは走査信号線ＧＬに印加されるハイレベルの駆
動電圧Ｖｄｍａｘである。各時刻ｔ＝ｔ１〜ｔ４におけ
る中点電位Ｖｌｃ（第１７図参照）の電圧変化分Δｖ２
〜Δｖ４は、画素の合計の容量（Ｃｇｓ＋Ｃｐｉｘ＋Ｃ
ａｄｄ）をＣとすると、次式のようになる。 Δ”ｘ＝　　（Ｃｇｓ／Ｃ）’Ｖ２ ΔＶ、＝＋（Ｃｇｓ／Ｃ）（Ｖｌ　＋Ｖ２）−（Ｃａｄ
ｄ／Ｃ）Ｖ２Δｖａニー（Ｃｇｓ／Ｃ）・Ｖ　１　＋（
Ｃａｄｄ／Ｃ）・（Ｖ　１　＋Ｖ　２）Δｖ４＝−（Ｃ
ａｄｄ／Ｃ）・ｖｌ ここで、走査信号線ＧＬに印加される駆動電圧が充分で
あれば（下記

【注］参照）、液晶ＬＣに加わる直流電圧
は、次式で表される。 ΔＶ、＋ΔＶ４＝　（Ｃａｄｄ−Ｖ　２−　Ｃｇｓ−Ｖ
　１　）／　にのため、Ｃａｄｄ−ｖ２＝Ｃｇｓ・■１
とすると、液晶ＬＣに加わる直流電圧はＯになる。 【注】時刻ｔ工、ｔ２で走査線Ｖｉの変化分が中点電位
ｖｌｃに影響を及ぼすが、ｔ２〜ｔ、の期間に中点電位
ｖｌｃは信号線Ｘｉを通じて映像信号電位と同じ電位に
される（映像信号の十分な書き込み）。 液晶ＬＣにかかる電位は薄膜トランジスタＴＰＴがオフ
した直後の電位でほぼ決定される（薄膜トランジスタＴ
ＰＴのオフ期間がオン期間より圧倒的に長い）、シたが
って、液晶ＬＣにかかる直流分の計算は、期間１１〜ｔ
、はほぼ無視でき、薄膜トランジスタＴＰＴがオフ直後
の電位、すなりち時刻ｔ３、ｔ４における過渡時の影響
を考えればよい。なお、映像信号Ｖｉはフレームごと、
あるいはラインごとに極性が反転し、映像信号そのもの
による直流分は零とされている。 つまり、直流相殺方式は、重ね合せ容量Ｃｇｓによる中
点電位Ｖｌｃの引き込みによる低下分を、保持容量素子
Ｃａｄｄおよび次段の走査信号線ＧＬ（容量電極線）に
印加される駆動電圧によって押し上げ、液晶ＬＣに加わ
る直流成分を極めて小さくすることができる。この結果
、液晶表示装置は液晶ＬＣの寿命を向上することができ
る。もちろん、遮光効果を上げるためにゲートＧＴを大
きくした場合、それに伴って保持容量素子Ｃａｄｄの保
持容量を大きくすればよい。 この直流相殺方式は、第２０図（液晶表示部を示す等価
回路図）で示すように、初段の走査信号線ＧＬ（または
容量電極線）を最終段の容量電極＃！（または走査信号
線ＧＬ）に接続することによって採用することができる
。第２０図には便宜上４本の走査信号線ＧＬＬ、か記載
されていないが。 実際には数百程度の走査信号線ＧＬが配置されている。 初段の走査信号線ＧＬと最終段の容量電極線との接続は
、液晶表示部内の内部配線あるいは外部引出配線によっ
て行なう。 このように、液晶表示装置は、初段の走査信号線ＧＬを
最終段の容量電極線に接続することにより、走査信号線
ＯＬおよび容量電極線の全べてを垂直走査回路に接続す
ることができるので、直流相殺方式（ＤＣキャンセル方
式）を採用することができる。この結果、液晶ＬＣに加
わる直流成分を低減することができるので、液晶ＬＣの
寿命を向上することができる。 第１図はこの発明に係るアクティブ・マトリックス方式
のカラー液晶表示装置の液晶表示部の画素の走査信号線
部を示す断面図、第２１図は同じく薄膜トランジスタ部
を示す断面図、第２２図は第１図、第２１図に示した液
晶表示装置の所定の製造工程における要部平面図である
。図において、１は非晶質ＩＴＯ膜からなる保持容量素
子Ｃａｄｄの電極で、電極１は走査信号線ＯＬと接続さ
れている６２は電極１上に設けられた透明保護絶縁膜で
、透明保護絶縁膜２は液温か２０℃のＨＦ：ＮＨ，Ｆ、
、＝１　：　６のエツチング液でエツチングした場合の
エツチング速度が１０［人／ｇ］以上の窒化シリコン膜
からなる。 この液晶表示装置においては、透明保護１＃＠縁膜２を
低温の還元性雰囲気で設けることができるから、電極１
上に透明保護絶縁膜２を設けたとしても、電極１が還元
されることはないので、電極１が白濁することはなく、
またゲート絶縁膜として使用される緻密な窒化シリコン
を高温の還元性雰囲気で設けるときには、電極１上に透
明保護絶縁膜２が設けられているから、電極１が還元さ
れることはないので、電極１が白濁することはない。 このため、保持容量素子Ｃａｄｄの電極１の光透過率が
低下しないため、表示品質が低下することはない、なお
、液温が２０’ＣのＨＦ　：　ＮＨ４Ｆａｑ＝１　：６
のエツチング液でエツチングした場合のエツチング速度
が１０［人／　ｓ　］以上の窒化シリコン膜をゲート絶
縁膜として使用することにより、電極１の白濁を防止す
ることも考えられるが、この場合にはゲート電極ＧＴの
閾値電圧がシフトし、中間色が出なくなってしまう。 つぎに、第１図、第２１図、第２２図に示した液晶表示
装置の製造方法について説明する。まず。 ７０５９ガラス（商品名）からなる下部透明ガラス基板
５ＵＢＩ上に膜厚が１１００［人］のクロムからなる第
１導電膜ｇ１をスパッタリングにより設ける。つぎに、
エツチング液として硝酸第２セリウムアンモニウム溶液
を使用した写真蝕刻技術で第１導電膜ｇ１を選択的にエ
ツチングすることによって、走査信号ＭＧＬの第１／ｌ
！Ｆ、ゲート電極ＧＴを形成する。つぎに、レジストを
剥離液５５０２（商品名）で除去したのち、０２アッシ
ャ−を１分間行なう、つぎに、膜厚が１０００ｒ人］の
アルミニウムーパラジウム（Ｐｄ）、アルミニウムーシ
リコン、アルミニウムーシリコン−チタン（Ｔｉ）、ア
ルミニウムーシリコン−銅（Ｃｕ）等からなる第２導電
膜ｇ２をスパッタリングにより設ける。 つぎに、エツチング液としてリン醸と硝酸と酢酸との混
酸を使用した写真蝕刻技術で第２導電膜ｇ２を選択的に
エツチングすることにより、走査信号＠ＧＬの第２層を
形成する。つぎに、ドライエツチング装置にＳＦ、ガス
を導入して、シリコン等の残渣を除去したのち、レジス
トを除去する。 つぎに、膜厚が１２００ｒ人］の非晶質ＩＴＯ膜をスパ
ッタリングにより設ける。つぎに、ＣＶＤ装置の成膜温
度を３００℃以下として、膜厚が１５００［人］の窒化
シリコン膜を設ける。つぎに、ドライエツチングガスと
してＳＦ、　を使用した写真蝕刻技術で窒化シリコン膜
を選択的にエツチングすることにより、透明保ｉｕｔｓ
ｇ２を形成したのち、エツチング液として塩酸と硝酸と
の混酸を使用して非晶質ＩＴＯ膜を選択的にエツチング
することにより。 電極１を形成する。つぎに、レジストを除去したのち、
プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が３５００［人］ノ窒化シリコ
ン膜を設けたのち、プラズマＣＶＤ装置にシランガス、
水素ガス、ホスフィンガスを導入して、膜厚が２１００
［人］のｉ型非晶質シリコン膜を設け、膜厚が３００［
人］のＮ＋型シリコン膜を設ける。つぎに、ドライエツ
チングガスとしてＳＦ、、ＣＣＵ４を使用した写真蝕刻
技術でＮ＋型シリコン膜、ｉ型非晶質シリコン膜を選択
的にエツチングすることにより、ｉ型半導体層ＡＳを形
成する。つぎに、レジストを除去したのち、ドライエツ
チングガスとしてＳＦ、を使用した写真蝕刻技術で、窒
化シリコン膜を選択的にエツチングすることによって、
絶縁膜ＧＩを形成する。つぎに、レジストを除去したの
ち、膜厚が６００［人コのクロムからなる第１導電膜ｄ
１をスパッタリングにより形成する。つぎに、写真蝕刻
技術で第１導電膜ｄ１を選択的にエツチングすることに
より、映像信号線ＤＬ、ソース電極ＳＤＩ、ドレイン電
極ＳＤ２の第１層を形成する。つぎに、レジストを除去
する前に、ドライエツチング装置にＣＣＱ４．ＳＦ、を
導入して、Ｎ＋型シリコン腹を選択的にエツチングする
ことにより、Ｎ＋型半導体層ｄｏを形成する。つぎに、
レジストを除去したのち、０．アッシャ−を１分間行な
う。つぎに、膜厚が３５００［人］のアルミニウムーパ
ラジウム、アルミニウムーシリコン、アルミニウムーシ
リコン−チタン、アルミニウムーシリコン−銅等からな
る第２導電膜ｄ２をスパッタリングにより設ける。つぎ
に、写真蝕刻技術で第２導電膜ｄ２を選択的にエツチン
グすることにより、映像信号線ＤＬ、ソース電極ＳＤ１
、ドレイン電極ＳＤ２の第２層を形成する。つぎに、レ
ジ４ストを除去したのち、０．アッシャ−を１分間行な
う、つぎに、膜厚が１２００［人］のＩＴＯ膜からなる
第３導電１１ｄ３をスパッタリングにより設ける。つぎ
に、エツチング液として塩酸と硝酸との混酸を使用した
写真蝕刻技術で第３導電膜ｄ３を選択的にエツチングす
ることにより、映像信号線ＤＬ、ソース電極ＳＤＩ、ド
レイン電極ＳＤ２の第３層および透明画素電極ＩＴＯを
形成する。つぎに、レジストを除去したの、プラズマＣ
ＶＤ装置にアンモニアガス、シランガス、窒素ガスを導
入して、膜厚がＩＣ−１の窒化シリコン膜を設ける。つ
ぎに、ドライエツチングガスとしてＳＦ、を使用した写
真蝕刻技術で窒化シリコン膜を選択的にエツチングする
ことによって、保護膜ＰＳＶＩを形成する。 以上、この発明を上記実施例に基づき具体的に説明した
が、この発明は上記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことはもちろんである。 たとえば、この発明は液晶表示部の各画素を２分割ある
いは４分割した液晶表示装置に適用することができる。 ただし、画素の分割数があまり多くなると、開口率が低
下するので、上述のように。 ２〜４分割程度が妥当である。また、画素は分割しなく
ても、遮光効果は得られる。さらに、上述実施例におい
ては、ゲート電極形成→ゲート絶縁膜形成→半導体層形
成→ソース・ドレイン電極形成の逆スタガ構造を示した
が、上下関係または作る順番がそれと逆のスタガ構造で
もこの発明は有効である。また、上述実施例においては
、透明保護絶縁膜が窒化シリコンからなる場合について
説明したが、Ｓ　ｉ　Ｏ，膜は非還元性雰囲気で設ける
ことができ、電極１上にＳ　ｉ　Ｏ，膜を設けたとして
も、電極１が還元されることはないから、電極１が白濁
することはないので、透明保護絶縁膜をＳ　ｉ　Ｏ，で
構成してもよい。 〔発明の効果〕 以上説明したように、この発明に係る液晶表示装置にお
いては、少なくとも透明導電膜上に絶縁膜と異なる材質
の透明保護絶縁膜を設けているから、透明導電膜が白濁
することがないので、保持容量素子の電極部の光透過率
が低下しないため、表示品質が低下することがない、こ
のように、この発明の効果は顕著である。

【図面の簡単な説明】

第１図はこの発明に係るアクティブ・マトリックス方式
のカラー液晶表示装置の液晶表示部の画素の走査信号線
部を示す断面図、第２図はこの発明を適用すべきアクテ
ィブ・マトリックス方式のカラー液晶表示装置の液晶表
示部の一画素を示す要部平面図、第３図は第２図のｎ−
ｎ切断線で切った部分とシール部周辺部の断面図、第４
図は第２図に示す画素を複数配置した液晶表示部の要部
平面図、第５図〜第７図は第２図に示す画素の所定の製
造工程における要部平面図、第８図は第４図に示す画素
とカラーフィルタとを重ね合せた状態における要部平面
図、第９図は上記のアクティブ・マトリックス方式のカ
ラー液晶表示装置の液晶表示部を示す等価回路図、第１
０図はこの発明を適用すべき他のアクティブ・マトリッ
クス方式のカラー液晶表示装置の液晶表示部の画素の要
部およびシール部周辺部の断面図、第１１ａ図は第１０
図に示した液晶表示装置の液晶表示部の一画素を示す要
部平面図、第１１ｂ図は第１１ａ図のＡ−Ａ切断線で切
った部分の断面図、第１２図は第１１ａ図に示す画素を
複数配置した液晶表示部の要部平面図、第１３図〜第１
５図は第１１ａ図に示す画素の所定の製造工程における
要部平面図、第１６図は第１２図に示す画素とカラーフ
ィルタとを重ね合せた状態における要部平面図、第１７
図は第１１ａ図に記載される画素の等価回路図、第１８
図は直流相殺方式による走査信号線の駆動電圧を示すタ
イムチャート、第１９図、第２０図はそれぞれ第１２図
に示したアクティブ・マトリックス方式のカラー液晶表
示装置の液晶表示部を示す等価回路図、第２１図は第１
図に示した液晶表示装置の薄膜トランジスタ部を示す断
面図、第２２図は第１図、第２１図に示した液晶表示装
置の所定の製造工程における要部平面図である。 ＳＵＢ・・・透明ガラス基板 ＧＬ・・・走査信号線 ＤＬ・・・映像信号線 ＧＩ・・・絶縁膜 ＧＴ・・・ゲー恍電極 ＡＳ・・・ｉ型半導体層 ＳＤ・・・ソース電極またはドレイン電極ｐｓｖ・・・
保護膜 ＬＳ・・・遮光膜 ＬＣ・・・液晶 ＴＰＴ・・・薄膜トランジスタ ＩＴＯ（ＣＯＭ）・・・透明画素電極 ｇ、ｄ・・・導電膜 Ｃａｄｄ・・・保持容量素子 Ｃｇｓ・・・重ね合せ容量 Ｃｐｉｘ・・・液晶容量 ＢＭ・・・ブラックマトリックスパターント・・保持容
量素子Ｃａｄｄの電極 ２・・・透明保護＃ｌ！ｌａ膜

Claims (1)

【特許請求の範囲】
1. １、薄膜トランジスタと画素電極とを画素の一構成要素
   とし、保持容量素子の電極を走査信号線と接続された透
   明導電膜で構成し、保持容量素子の誘電体膜をゲート絶
   縁膜として使用される窒化シリコンからなる絶縁膜で構
   成しているアクティブ・マトリックス方式の液晶表示装
   置において、少なくとも上記透明導電膜上に上記絶縁膜
   と異なる材質の透明保護絶縁膜を設けたことを特徴とす
   る液晶表示装置。