JPH02177333A - Manufacture of field-effect transistor - Google Patents
Manufacture of field-effect transistorInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電界効果トランジスタのゲート電極の製造
方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a gate electrode of a field effect transistor.
第3図は電界効果トランジスタのゲート電極の従来の製
造方法を示す断面図であり、図において、工は高抵抗G
aAs基板、2はGaAs基板1に形成したN型GaA
s層、5はN型GaAs層2にショットキ性の接触をす
る化合物層、7はGaAs基板1に形成した低抵抗N型
GaAs層、8は低抵抗N型GaAs層7にオーミック
接触させるための金属層、11はゲート電極7を横方向
エツチングする時のマスクとなるモリブデン層である。FIG. 3 is a cross-sectional view showing the conventional manufacturing method of the gate electrode of a field effect transistor.
aAs substrate, 2 is N-type GaA formed on GaAs substrate 1;
s layer, 5 is a compound layer for making Schottky contact with the N-type GaAs layer 2, 7 is a low-resistance N-type GaAs layer formed on the GaAs substrate 1, and 8 is a compound layer for making ohmic contact with the low-resistance N-type GaAs layer 7. The metal layer 11 is a molybdenum layer that serves as a mask when etching the gate electrode 7 in the lateral direction.
次にこの従来技術による製造方法について説明する。Next, a manufacturing method according to this prior art will be explained.
まず第3図(a)に示すように、高抵抗GaAs基板l
にイオン注入などによりN型イオン注入12を形成する
。その上にスバンタ法によりタングステン、シリコン化
合物層5とモリブデン層IIとを形成し、写真製版と反
応性イオンエツチングによりゲート電極を形成する。First, as shown in FIG. 3(a), a high resistance GaAs substrate l
Then, N-type ion implantation 12 is formed by ion implantation or the like. A tungsten and silicon compound layer 5 and a molybdenum layer II are formed thereon by the Svanta method, and a gate electrode is formed by photolithography and reactive ion etching.
次に第3図(b)に示すように、モリブデンJiltを
マスクにして化合物層5を横方向にエツチングし、さら
にモリブデン層11及び化合物1i5をマスクにしてイ
オン注入、及びアニールを行い、低抵抗N型GaAs層
7を形成する。Next, as shown in FIG. 3(b), the compound layer 5 is laterally etched using the molybdenum Jilt as a mask, and ion implantation and annealing are performed using the molybdenum layer 11 and the compound 1i5 as masks to reduce the resistance. An N-type GaAs layer 7 is formed.
次に第3図ic>に示すように、低抵抗N型GaA3層
7にオーミック性を有する金属層を電子ビーム法により
全面に蒸着を行う、この時、ゲート電極の化合物N5と
モリブデン層11により形成される段差により金lX1
18は分離され、電界効果トランジスタのソース電極・
ドレイン電極8及びゲート電極層9となる。ここで、こ
の製造方法の特徴は、写真製版で形成したゲート電極よ
り微細なゲート電極を形成できるところにある。Next, as shown in FIG. 3, a metal layer having ohmic properties is deposited on the entire surface of the low-resistance N-type GaA layer 7 by an electron beam method. Gold lX1 due to the step formed
18 is separated from the source electrode of the field effect transistor.
This becomes a drain electrode 8 and a gate electrode layer 9. The feature of this manufacturing method is that it is possible to form a gate electrode that is finer than that formed by photolithography.
しかしながら、この従来の製造方法では、オーミック電
極を厚くするには、オーミック電極とゲート電極の接触
を避けるためにゲート電極の化合物層を厚くしなければ
ならない、ところが一般に、タングステンとシリコンの
化合物とGaAsとの間ではストレスが大きいため、化
合物層の厚みを増すと剥離などの問題が生じる。また、
ゲート電極を形成した後にゲートの微細化を行うため、
耐電圧の点で有利な、リセス構造の電界効果トランジス
タには通用できないところに問題がある。However, in this conventional manufacturing method, in order to thicken the ohmic electrode, it is necessary to thicken the compound layer of the gate electrode to avoid contact between the ohmic electrode and the gate electrode. However, in general, a compound layer of tungsten and silicon and GaAs Since the stress between the two layers is large, increasing the thickness of the compound layer causes problems such as peeling. Also,
In order to refine the gate after forming the gate electrode,
The problem is that it cannot be applied to field effect transistors with recessed structures, which are advantageous in terms of withstand voltage.
この発明は、上記のような従来のものの問題点を解消す
るためになされたもので、剥離などの問題を生じること
なく化合物層の厚みを増すことができ、リセス構造の電
界効果トランジスタにも適用できる電界効果トランジス
タの製造方法を得ることを目的とする。This invention was made in order to solve the problems of the conventional ones as described above, and it is possible to increase the thickness of the compound layer without causing problems such as peeling, and it can also be applied to field effect transistors with recessed structure. The purpose of this invention is to obtain a method for manufacturing field-effect transistors that can be used.
この発明に係る電界効果トランジスタの製造方法は、ポ
ジ型レジストを使った画像反転法により逆テーパー状の
レジストを形成し、そのレジストをCVD膜で埋め込む
ことにより前記レジストとは反転形状のCVD膜を形成
し、そのCVDIIgをマスクにすることによってショ
ットキゲート電極を形成するようにしたものである。A method for manufacturing a field effect transistor according to the present invention is to form a reverse tapered resist by an image reversal method using a positive resist, and to embed the resist with a CVD film, thereby forming a CVD film having an inverted shape from that of the resist. A Schottky gate electrode is formed by forming a Schottky gate electrode and using the CVDIIg as a mask.
この発明による製造方法では、ポジ型レジストを使った
画像反転法により、予じめゲート電極の形状を形成して
おくため、オーミックを橿分離のための段差を大きくす
ることができ、またリセス構造の電界効果トランジスタ
にも適用できる。In the manufacturing method according to the present invention, the shape of the gate electrode is formed in advance by an image reversal method using a positive resist, so that it is possible to increase the step for separating the ohmic layer, and also to create a recessed structure. It can also be applied to field effect transistors.
以下、この発明の実施例を図について説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第1図は本発明の一実施例による電界効果トランジスタ
の製造方法を示し、以下、この第1図を用いて本実施例
方法について説明する。FIG. 1 shows a method for manufacturing a field effect transistor according to an embodiment of the present invention, and the method of this embodiment will be explained below using FIG.
まず第1図(alに示すように、高抵抗GaAs基板1
にイオン注入などによりN型イオン注入層2を形成する
。その上にポジ型の感光性レジストを塗布し、画像反転
法によりゲート電極となる部分のみレジスト3を残す。First, as shown in Figure 1 (al), a high resistance GaAs substrate 1
Then, an N-type ion implantation layer 2 is formed by ion implantation or the like. A positive type photosensitive resist is applied thereon, and the resist 3 is left only in the portion that will become the gate electrode using an image reversal method.
ここで画像反転法とは、レジストを残したい部分のみ露
光を行った後、熱処理によってレジストを残したい部分
のレジストの架橋を行い、次に全面を露光してレジスト
を除去する部分の感光を行う、そして現像を行うとレジ
ストの架橋している部分は架橋により耐現像性となって
いるため、レジストを残したい部分は現像されずに残る
。この画像反転法は、レジストの断面形状が逆テーパー
状になるところに特徴がある。Here, the image reversal method involves exposing only the areas where the resist is to be left, then cross-linking the resist in the areas where the resist is to be left through heat treatment, and then exposing the entire surface to light to expose the areas where the resist is to be removed. Then, when development is performed, the crosslinked portions of the resist are development resistant due to crosslinking, so the portions where the resist should be left remain undeveloped. This image reversal method is characterized in that the cross-sectional shape of the resist is inversely tapered.
次に第1図(blに示すように、プラズマCVD法など
によるシリコン酸化膜4によってレジスト3を埋め込ん
だ後、異方性プラズマエツチングによって表面の平坦化
を行う、そして、第1図(e)のようにスパッタ法によ
りタングステンとシリコンとの化合物層5を形成し、そ
の上にゲート電極形成のマスクとなるレジスト6を形成
する。Next, as shown in FIG. 1 (bl), after a resist 3 is buried with a silicon oxide film 4 by plasma CVD or the like, the surface is flattened by anisotropic plasma etching, and then, as shown in FIG. A compound layer 5 of tungsten and silicon is formed by a sputtering method as shown in FIG.
その後、レジスト6をマスクにして化合物15のエツチ
ングを行い、さらにシリコン酸化ii4をエツチングに
よって除去すると、第1図+d)のように化合物層5が
断面略T字状のゲート電極として形成される0次に第1
図(elのように化合物層5をマスクにしてイオン注入
を行い、低抵抗GaAs層7を形成する。Thereafter, the compound 15 is etched using the resist 6 as a mask, and the silicon oxide ii4 is removed by etching, so that the compound layer 5 is formed as a gate electrode with a substantially T-shaped cross section as shown in FIG. Then the first
As shown in the figure (el), ion implantation is performed using the compound layer 5 as a mask to form a low resistance GaAs layer 7.
そして、電子ビーム蒸着法などにより低抵抗GaAs層
7に対してオーミック性の接触を形成可能な金属、Nu
/AuGe層を形成すると、第1図(f)のように化合
物N5とGaAs基板1の表面との段差によってNi/
AuGe層は分離され、ソースまたはドレインの電極と
なる電極8、及び化合物層5でできたゲート電極の電気
抵抗を低減させるための1!極層9が自動的に形成され
る。A metal, Nu, which can form an ohmic contact with the low resistance GaAs layer 7 by electron beam evaporation or the like, is
When the /AuGe layer is formed, the Ni/AuGe layer is formed due to the difference in level between the compound N5 and the surface of the GaAs substrate 1, as shown in FIG.
The AuGe layer is separated to reduce the electrical resistance of the electrode 8 which becomes the source or drain electrode, and the gate electrode made of the compound layer 5. A polar layer 9 is formed automatically.
ここでN i / A u G e層を分離するための
段差の形成を、従来の製造方法ではゲート電極材料の厚
みのみで行っているのに対し、この発明の製造方法では
ゲート電極材料の形状で段差の形成を行なっており、こ
のため、同じ厚みでも大きな段差を形成できるという特
徴がある。従って、Nt/AuGe層の厚みを増しても
分離を行うことが可能で、ゲート電極・ドレイン電極・
ソース電極の電気抵抗が低減され、高利得、高速性を有
する電界効果トランジスタを得ることができる。Here, in the conventional manufacturing method, the step for separating the Ni/AuGe layer is formed only by the thickness of the gate electrode material, whereas in the manufacturing method of the present invention, the shape of the gate electrode material is The step is formed using the same method, and therefore, it has the characteristic that a large step can be formed even with the same thickness. Therefore, even if the thickness of the Nt/AuGe layer is increased, it is possible to separate the gate electrode, drain electrode,
The electric resistance of the source electrode is reduced, and a field effect transistor having high gain and high speed can be obtained.
次に上述の製造方法を、リセス構造電界効果トランジス
タに適用した、本発明の他の実施例を第2図を用いて説
明する。Next, another embodiment of the present invention in which the above-described manufacturing method is applied to a recess structure field effect transistor will be described with reference to FIG.
まず、高抵抗GaAs基板1にイオン注入等によりN型
イオン注入層2を形成し、その上に上述の実施例と同じ
ように、ゲート1!極となる部分にのみレジスト3を残
し、電子ビーム蒸着法等によりN i / A u G
e等を形成すると、レジスト30段差によってN i
/ A u G eは分離され、ドレイン電極・ソー
ス電極8が形成される。そしてプラズマCVD、異方性
プラズマエツチングによってシリコン酸化膜4をレジス
ト3を埋め込むように形成すると第2図+111のよう
になる。First, an N-type ion-implanted layer 2 is formed on a high-resistance GaAs substrate 1 by ion implantation or the like, and a gate 1! Leaving the resist 3 only on the part that will become the pole, N i / A u G is applied by electron beam evaporation method etc.
When forming the resist 30 steps, N i
/ A u G e is separated, and a drain electrode/source electrode 8 is formed. When a silicon oxide film 4 is formed to bury the resist 3 by plasma CVD or anisotropic plasma etching, the result is as shown in FIG. 2+111.
次に第2図山)のように、レジスト3を除去した後、シ
リコン酸化膜4をマスクにしてN型イオン注入層2をエ
ツチングし、リセス10構造を形成する。そしてシリコ
ン酸化膜4の上にゲート電極をリフトオフで形成するた
めのレジスト6を形成し、電子ビーム蒸着法等によって
Ti / A u等の金属層を形成した後、リフトオフ
によってゲート電極5を形成する。そしてシリコン酸化
膜4をエツチング等によって除去すると第2図(C)の
ようになり、リセス部に断面略T字状のショットキゲー
ト電極を形成できる。Next, as shown in FIG. 2, after removing the resist 3, the N-type ion implantation layer 2 is etched using the silicon oxide film 4 as a mask to form a recess 10 structure. Then, a resist 6 for forming a gate electrode by lift-off is formed on the silicon oxide film 4, a metal layer such as Ti/Au is formed by electron beam evaporation, etc., and then a gate electrode 5 is formed by lift-off. . When the silicon oxide film 4 is removed by etching or the like, it becomes as shown in FIG. 2(C), and a Schottky gate electrode having a substantially T-shaped cross section can be formed in the recessed portion.
このように、本実施例の製造方法はリセス構造の電界効
果トランジスタにも適用でき、微細で低抵抗なゲート電
極を形成することができる。In this manner, the manufacturing method of this embodiment can be applied to a field effect transistor having a recessed structure, and a fine gate electrode with low resistance can be formed.
以上のように、この発明によれば、ポジ型レジストを使
った画像反転法により逆テーパー状のレジストを形成し
、そのレジストをCVD1iで埋め込むことにより前記
レジストとは反転形状のC■Dllを形成し、そのCV
D膜をマスクにすることによってショットキゲート電極
を形成するようにしたので、略丁字形状の低抵抗のゲー
ト電極を形成でき、高利得、高速性を有する電界効果ト
ランジスタを製造することができる効果がある。As described above, according to the present invention, a reverse tapered resist is formed by an image reversal method using a positive resist, and by embedding the resist with CVD1i, a C Dll having an inverted shape from that of the resist is formed. And that CV
Since the Schottky gate electrode is formed by using the D film as a mask, a substantially T-shaped gate electrode with low resistance can be formed, and a field effect transistor with high gain and high speed can be manufactured. be.
第1図はこの発明の一実施例を示す断面図、第2図は本
発明の他の実施例を示す断面図、第3図は従来のものの
断面図である。
図において、1は高抵抗GaAs基板、2はN型イオン
注入層、3はレジスト、4はシリコン酸化膜、5は化合
物層、6はレジスト、7は低抵抗GaAs層、8はオー
ミック電極、9は電極層、10はリセス、11はモリブ
デン層である。
なお図中同一符号は同−又は相当部分を示す。FIG. 1 is a sectional view showing one embodiment of the present invention, FIG. 2 is a sectional view showing another embodiment of the invention, and FIG. 3 is a sectional view of a conventional one. In the figure, 1 is a high resistance GaAs substrate, 2 is an N-type ion implantation layer, 3 is a resist, 4 is a silicon oxide film, 5 is a compound layer, 6 is a resist, 7 is a low resistance GaAs layer, 8 is an ohmic electrode, 9 10 is an electrode layer, 10 is a recess, and 11 is a molybdenum layer. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (1)
型レジストを使った画像反転法により逆テーパー状のレ
ジストを形成し、 該レジストをCVD膜で埋め込むことにより該レジスト
とは形状が反転したCVD膜を形成し、該CVD膜をマ
スクにして断面略T字状のショットキゲート電極を形成
することを特徴とする電界効果トランジスタの製造方法
。(1) In a method for manufacturing a field effect transistor, a reverse tapered resist is formed by an image reversal method using a positive resist, and the resist is embedded with a CVD film to form a CVD film whose shape is reversed from that of the resist. A method for manufacturing a field effect transistor, comprising forming a Schottky gate electrode having a substantially T-shaped cross section using the CVD film as a mask.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33455888A JPH02177333A (en) | 1988-12-27 | 1988-12-27 | Manufacture of field-effect transistor |
Applications Claiming Priority (1)
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JP33455888A JPH02177333A (en) | 1988-12-27 | 1988-12-27 | Manufacture of field-effect transistor |
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JPH02177333A true JPH02177333A (en) | 1990-07-10 |
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JP33455888A Pending JPH02177333A (en) | 1988-12-27 | 1988-12-27 | Manufacture of field-effect transistor |
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Country | Link |
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JP (1) | JPH02177333A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014099463A (en) * | 2012-11-13 | 2014-05-29 | Mitsubishi Electric Corp | Semiconductor device manufacturing method |
-
1988
- 1988-12-27 JP JP33455888A patent/JPH02177333A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014099463A (en) * | 2012-11-13 | 2014-05-29 | Mitsubishi Electric Corp | Semiconductor device manufacturing method |
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