JPH0217572A - Arithmetic processing system - Google Patents
Arithmetic processing systemInfo
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- JPH0217572A JPH0217572A JP16671788A JP16671788A JPH0217572A JP H0217572 A JPH0217572 A JP H0217572A JP 16671788 A JP16671788 A JP 16671788A JP 16671788 A JP16671788 A JP 16671788A JP H0217572 A JPH0217572 A JP H0217572A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理分野のベクトル演算機構に係り、特に
多くのデータを比較する動作を高速化するのに好適な演
算処理方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a vector calculation mechanism in the field of information processing, and particularly to a calculation processing method suitable for speeding up the operation of comparing a large amount of data.
記憶装置（ベクトルレジスタ等）内のデータを次々に比
較し、最大値を出力する場合を考える。Consider a case where data in a storage device (vector register, etc.) is compared one after another and the maximum value is output.
従来の最大値出力比較動作を第３図、第４図を用いて説
明する。The conventional maximum value output comparison operation will be explained using FIGS. 3 and 4.
第３図において１０１はベクトルレジスタ等のデータを
記憶する記憶装置、１０２はデータを保持するレジスタ
Ａ、１０３はデータを保持するレジスタＢ、１０４は比
較動作を行う比較回路、１０５は一連の制御を行う制御
装置、１０６は記憶装置からレジスタＡ、Ｂへのデータ
バス。In FIG. 3, 101 is a storage device that stores data such as a vector register, 102 is a register A that holds data, 103 is a register B that holds data, 104 is a comparison circuit that performs a comparison operation, and 105 is a series of controls. 106 is a data bus from the storage device to registers A and B;
１０７はレジスタＢからレジスタＡへのデータバス、１
０８は最大値出力パス、１０９は比較回路から制御装置
への比較結果伝達パス、１１０は制御装置からレジスタ
Ａへのセット信号、１１１は制御装置からレジスタＢへ
のセット１号＋１１２はレジスタＡへのデータセレクト
信号、１１３は制御装置から記憶装置への記憶装置制御
信号。107 is a data bus from register B to register A, 1
08 is the maximum value output path, 109 is the comparison result transmission path from the comparison circuit to the control device, 110 is the set signal from the control device to register A, 111 is the set signal from the control device to register B + 112 is to register A 113 is a storage device control signal sent from the control device to the storage device.
１１４はレジスタＡへのデータを選択するセレクタであ
る。114 is a selector for selecting data to be sent to register A;
（１） 制御装置１０５より記憶装置制御信号１１３を
介して記憶装置１０１ヘデータ出力要求が出力される。(1) A data output request is output from the control device 105 to the storage device 101 via the storage device control signal 113.
同時に制御装置１０５はセレクト信号１１２を介してセ
レクタ１１４をデータバス１０６を選択する。記憶装置
１０１はデータバス１０６を介してレジスタＡｌＯ２，
レジスタＢ１０３ヘデータを出力する。出力されたデー
タは制御装置１０５からのセット信号１１０，１１１に
よってレジスタＡｌＯ２，レジスタＢ１０３にセットさ
れる。At the same time, control device 105 causes selector 114 to select data bus 106 via select signal 112. The storage device 101 has registers AlO2,
Data is output to register B103. The output data is set in register AlO2 and register B103 by set signals 110 and 111 from control device 105.
（２） レジスタＡｌＯ２，Ｌ／シフ！、夕Ｂ１０３
にセットされたデータは、比較回路１０４で比較される
。比較結果は比較結果伝達パス１０９を介して制御装置
１０５へ伝達される。(2) Register AlO2, L/shift! , Evening B103
The data set in is compared by the comparison circuit 104. The comparison result is transmitted to the control device 105 via the comparison result transmission path 109.
（３） 制御装置１０５ではマイクロプログラム制御に
よって比較結果がテストされる。(3) The control device 105 tests the comparison results under microprogram control.
（４） テスト結果によってレジスタＡｌＯ２のデータ
がレジスタＢ１０３のデータより大きいか、または同じ
の場合、記憶装置１０１よりデータが出力され、データ
バス１０６を介してレジスタＢ１０３に出力され、セッ
ト信号１１１によってセットされる。レジスタＡｌＯ２
のデータはセット信号１１０が出力されないのでそのま
まのデータが保持される。(4) If the test result shows that the data in the register AlO2 is larger than or the same as the data in the register B103, the data is output from the storage device 101, is output to the register B103 via the data bus 106, and is set by the set signal 111. be done. Register AlO2
Since the set signal 110 is not output for the data, the data is held as it is.
レジスタＡｌＯ２のデータがレジスタＢ１０３のデータ
より小さい場合、制御装置１０５はセレクト信号１１２
によってセレクタ１１４がデータバス１０７を選択する
ようにし、レジスタＢ１０３のデータをデータバス１０
７を介してレジスタＡへ転送させる。同時に記憶装置１
０１はデータバス１０６を介してレジスタＢ１０３ヘデ
ータを転送し、セット信号１１０，１１１によってレジ
スタ１０２．レジスタ１０３にデータがセットされる。If the data in the register AlO2 is smaller than the data in the register B103, the control device 105 outputs the select signal 112.
causes the selector 114 to select the data bus 107, and transfers the data in the register B103 to the data bus 10.
7 to register A. At the same time storage device 1
01 transfers data to register B 103 via data bus 106, and registers 102 . Data is set in register 103.
（５） 記憶装置１０１より転送されたデータが処理デ
ータの最後で処理を終了したか検出する。(5) Detect whether the data transferred from the storage device 101 has been processed at the end of the processed data.
全データを処理したらデータバス１０８を介して最大値
データをレジスタＡｌＯ２により出力する。After processing all the data, the maximum value data is outputted from the register AlO2 via the data bus 108.
全データ未処理の間は上記の（２）〜（５）の動作を繰
り返す。The above operations (2) to (5) are repeated while all data is not processed.
第４図は上記（１）〜（５）の動作をフローチャートに
したものである。FIG. 4 is a flowchart showing the operations (1) to (5) above.
上記多数データを処理するベクトル演算装置に関する公
知例として特開昭５９−１６０２６７号がある。A known example of a vector arithmetic device for processing a large amount of data is JP-A-59-160267.
上記従来技術はマイクロプログラム制御下の演算処理装
置において、比較判定の際マイクロプログラムによって
テストされる為、多重のデータを比較する場合この判定
に費される時間の蓄積により多大な時間を費す事が問題
であった。In the above-mentioned conventional technology, a test is performed by a microprogram in an arithmetic processing unit under microprogram control, so when comparing multiple pieces of data, a large amount of time is wasted due to the accumulation of time spent on this determination. was the problem.
本発明の目的はこの多大な時間を費す事なく高速に比較
動作を行う事にある。An object of the present invention is to perform a comparison operation at high speed without spending a large amount of time.
上記目的は、比較結果によってセットされるレジスタを
設ける事により達成される。The above objective is achieved by providing a register that is set by the comparison result.
比較結果を反映するレジスタが制御装置に次にセットす
るデータを指示する。それによって比較結果をマイクロ
プログラム制御によってテストする必要がないので、高
速に比較動作を行う事ができる。A register reflecting the comparison result instructs the controller which data to set next. Thereby, there is no need to test the comparison results under microprogram control, so that the comparison operation can be performed at high speed.
以下、本発明の一実施例を第１図、第２図を用いて説明
する。第１図は本発明の一実施例のブロック図、第２図
はそのフローチャートであり、比較命令による最大値出
力動作を説明するものであ机
第１図（、）において、３０１はベクトルレジスタ等の
データを記憶する記憶装置、３０２はデータを保持する
レジスタＡ、３０３はデータを保持するレジスタＢ、３
０４は比較動作を行う比較回路、３０５は一連の制御を
行う制御回路、３０６は記憶装置からレジスタＡ、Ｂヘ
データパス、３０７は比較結果反映レジスタ、３０８は
最大値出力パス、３ｏ９は比較回路から比較結果反映レ
ジスタへのデータバス、３１０はレジスタＡへのセット
信号、３１１はレジスタＢへのセット信号、３１２は最
大値出力セレクト信号、３１３は制御回路から記憶装置
への記憶制御信号。An embodiment of the present invention will be described below with reference to FIGS. 1 and 2. FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a flowchart thereof, which explains the maximum value output operation by a comparison instruction.In FIG. 302 is a register A that holds data; 303 is a register B that holds data; 302 is a register A that holds data;
04 is a comparison circuit that performs a comparison operation, 305 is a control circuit that performs a series of controls, 306 is a data path from the storage device to registers A and B, 307 is a comparison result reflection register, 308 is a maximum value output path, and 3o9 is a comparison circuit from the comparison circuit. 310 is a set signal to register A, 311 is a set signal to register B, 312 is a maximum value output select signal, and 313 is a storage control signal from the control circuit to the storage device.
３１４は最大値を選択するセレクタ、３１５は比較反映
レジスタ出力データバスである。314 is a selector for selecting the maximum value, and 315 is a comparison and reflection register output data bus.
（１） 制御装置３０５より記憶装置制御信号３１３を
介して記憶装置３０１ヘデータ出力要求が出力される。(1) A data output request is output from the control device 305 to the storage device 301 via the storage device control signal 313.
記憶装置３０１はデータバス３０６を介してレジスタＡ
３０２． レジスタＢ５０３にデータを出力し、制御
装置３０５からのセット信号３１０，３１１によってデ
ータはレジスタＡ３０２．レジスタＢ５０３に保持され
る。The storage device 301 is connected to the register A via the data bus 306.
302. Data is output to register B503, and set signals 310, 311 from control device 305 cause the data to be output to register A302. It is held in register B503.
（２） レジスタＡ３０２．レジスタＢ５０３に保持
されたデータは、比較回路３０４で比較される。比較結
果により比較結果反映レジスタ３０７のセット条件を第
１図（ｂ）の如く設定しておく。比較結果がデータバス
３０９を介して出力され、レジスタＡ３０２のデータが
レジスタＢ５０３のデータより大きいか同値の場合、比
較結果反映レジスタ３０７は”１”を出力し、小さい場
合は比較結果反映レジスタ３０７はＩＩ ＯＩＩを出力
する。(2) Register A302. The data held in register B503 is compared by comparison circuit 304. Based on the comparison results, the setting conditions for the comparison result reflection register 307 are set as shown in FIG. 1(b). The comparison result is output via the data bus 309, and if the data in register A302 is greater than or equal to the data in register B503, the comparison result reflection register 307 outputs "1"; if it is smaller, the comparison result reflection register 307 outputs "1". II Output OII.
（３） 比較結果反映レジスタ３０７の出力はデータバ
ス３１５を介して制御装置３０５に伝達される。制御装
置３０５は記憶装置制御信号３１３を介して記憶装置３
０１よりデータを出力させる。記憶装置３０１より出力
されたデータは、データバス３０６を介してレジスタＡ
３０２．レジスタＢ５０３に出力される。この時、比較
結果反映レジスタの出力が”１”の場合、レジスタＢセ
ット信号３１１のみが出力されレジスタＢ５０３に新し
いデータが保持される。レジスタＡのセット信号は出力
されないので旧データ（前サイクルの比較で大きかった
データ）が保持される。(3) The output of the comparison result reflection register 307 is transmitted to the control device 305 via the data bus 315. The control device 305 controls the storage device 3 via the storage device control signal 313.
Data is output from 01. The data output from the storage device 301 is transferred to the register A via the data bus 306.
302. It is output to register B503. At this time, if the output of the comparison result reflection register is "1", only the register B set signal 311 is output and new data is held in the register B 503. Since the set signal of register A is not output, old data (data that was large in comparison in the previous cycle) is held.
比較結果反映レジスタの出力がＩＩ ＯＩＩの場合、レ
ジスタＡセット信号３１０のみが出力されレジスタＡ３
０２に新しいデータが保持される。レジスタＢのセット
信号は出力されないので旧データ（前サイクルの比較で
大きかったデータ）が保持される。When the output of the comparison result reflection register is II OII, only the register A set signal 310 is output and register A3
New data is held in 02. Since the set signal of register B is not output, old data (data that was large in comparison in the previous cycle) is held.
（４） 記憶装置３０１より転送されたデータが処理デ
ータの最後で処理を終了したか検出する。(4) Detect whether the data transferred from the storage device 301 has been processed at the end of the processed data.
全データの処理を終了した場合、その時の比較結果反映
レジスタ３０７がＨＩ ＩＩであれば、制御装置３０５
はセレクト信号３１２を介してセレクタ３１４にレジス
タＡ３０２のデータを選択させ、データバス３０８を介
して最大値を出力する。When all data processing is completed, if the comparison result reflection register 307 at that time is HI II, the control device 305
causes the selector 314 to select the data in the register A 302 via the select signal 312, and outputs the maximum value via the data bus 308.
また、比較結果出力レジスタ３０７の出力が”０′″な
らば、制御装置３０５はセレクト信号３１２を介してセ
レクタ３１４にレジスタＢ５０３のデータを選択させ、
データバス３０８を介して最大値を出力する。Further, if the output of the comparison result output register 307 is "0''", the control device 305 causes the selector 314 to select the data of the register B503 via the select signal 312,
The maximum value is output via data bus 308.
全データ処理が未終了の場合は（２）〜（４）の動作を
繰り返す。If all data processing has not been completed, operations (2) to (4) are repeated.
第２図は上記（１）〜（４）の動作をフローチャートに
したものである。FIG. 2 is a flowchart showing the operations (1) to (4) above.
本発明によれば、比較するデータの多少によらず高速に
比較命令を処理する事が出来る。According to the present invention, a comparison command can be processed at high speed regardless of the amount of data to be compared.
従来技術では、比較命令が発せられ比較回路によって比
較結果が出力されると、マイクロプログラム制御によっ
てテストされ比較判断される。よって比較するデータの
数だけテストする為、テストの時間の蓄積による処理能
力の低下があった。In the prior art, when a comparison command is issued and a comparison result is output by a comparison circuit, it is tested and compared and judged under microprogram control. As a result, as many tests are performed as the number of data to be compared, the processing capacity decreases due to the accumulation of testing time.
本発明によれば、従来マイクロプログラム制御によって
テストされていた部分を比較結果反映レジスタをセット
、リセットする事のみにより比較判断する事が可能とな
る。従って、従来マイクロプログラム制御によってテス
トされていた１ステツプを省略出来る事になり、データ
が増えればその数のステップ分高速処理する事が可能と
なる。According to the present invention, it becomes possible to compare and judge parts that were conventionally tested by microprogram control only by setting and resetting the comparison result reflection register. Therefore, one step that was conventionally tested by microprogram control can be omitted, and if the amount of data increases, it becomes possible to process it at high speed by that number of steps.
第１図は本発明の一実施例とその時の判断論理の説明図
、第２図は本発明の一実施例のフローチャート、第３図
は従来技術のブロック図、第４図は従来技術のフローチ
ャートである。
３０１・・・記憶装置、
３０２・・・レジスタＡ、
３０３・・・レジスタＢ、
３０４・・・比較回路、
３０５・・・制御回路。
３０６・・・記憶装置からレジスタＡ、Ｂへのデータバ
ス、
３０７・・・比較結果反映レジスタ、
３０８・・・最大値出力パス、
３１０・・・レジスタＡへのセット信号、３１２・・・
最大値出力セレクト信号、３１３・・・記憶制御信号、
３１４・・・セレクタ。
纂
図
（１：））Fig. 1 is an explanatory diagram of an embodiment of the present invention and its judgment logic, Fig. 2 is a flowchart of an embodiment of the invention, Fig. 3 is a block diagram of the prior art, and Fig. 4 is a flowchart of the prior art. It is. 301...Storage device, 302...Register A, 303...Register B, 304...Comparison circuit, 305...Control circuit. 306...Data bus from storage device to registers A and B, 307...Comparison result reflection register, 308...Maximum value output path, 310...Set signal to register A, 312...
Maximum value output selection signal, 313...Storage control signal, 314...Selector. Estimate (1:))
Claims (1)
令を読み出してその実行を行う処理装置において、複数
データ比較を行う命令の実行にあたり、複数個のオペラ
ンドデータを順に記憶域より取り出し処理装置内に比較
するオペランドデータを一時的に保持する二つのレジス
タを設け、その比較結果を格納する判定レジスタと、判
定レジスタの内容に従って次の比較データを二つのレジ
スタの一方にセットするセット条件を生成する制御論理
と、比較結果を判定する判定レジスタの内容により上記
二つのレジスタの内のいづれかの内容を選択する機能を
有する事を特徴とする演算処理方式。1. In a main memory that stores instructions and operand data, and a processing unit that reads and executes instructions, when executing an instruction that compares multiple data, multiple pieces of operand data are sequentially retrieved from the storage area and stored in the processing unit. Two registers are provided to temporarily hold the operand data to be compared, and a judgment register is used to store the comparison results, and a control that generates a set condition to set the next comparison data to one of the two registers according to the contents of the judgment register. An arithmetic processing method characterized by having a function of selecting the contents of one of the two registers according to logic and the contents of a determination register for determining a comparison result.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63166717A JP2675081B2 (en) | 1988-07-06 | 1988-07-06 | Arithmetic processing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63166717A JP2675081B2 (en) | 1988-07-06 | 1988-07-06 | Arithmetic processing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0217572A true JPH0217572A (en) | 1990-01-22 |
| JP2675081B2 JP2675081B2 (en) | 1997-11-12 |
Family
ID=15836454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63166717A Expired - Lifetime JP2675081B2 (en) | 1988-07-06 | 1988-07-06 | Arithmetic processing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2675081B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61122747A (en) * | 1984-11-14 | 1986-06-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Data processor |
| JPH01271876A (en) * | 1988-04-22 | 1989-10-30 | Nec Corp | Comparison arithmetic processor |
-
1988
- 1988-07-06 JP JP63166717A patent/JP2675081B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61122747A (en) * | 1984-11-14 | 1986-06-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Data processor |
| JPH01271876A (en) * | 1988-04-22 | 1989-10-30 | Nec Corp | Comparison arithmetic processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2675081B2 (en) | 1997-11-12 |
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