JPH02172324A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野〕 本発明はアナログ・ディジタル（Ａ／Ｄ）　変換１に係
り、特に小振幅および／または低周波数のアナログ入力
信号の変換に最適なＡ／Ｄ変換器に関するものである。

〔従来技術およびその問題点〕

多くの場合、小振幅または低周波数アナログ信号をディ
ジタル形式に確実かつ正確に変換することができること
が望ましい。たとえば、医療技術の分野において、心電
同波形のような低レベルの生物学的信号を解析またはそ
の後の処理のためにディジタル信号に変換することが望
ましい。しかしながら、現在周知のＡ／Ｄ変換器は、こ
のような低レベルの信号の変換には好適なものでない。

このような現在周知の変換器の代表的な例は、デュアル
・スロープ変換器、パルス幅カウンタ付き開ループ・パ
ルス幅変調器、およびシグマ・デルタ変調器である。こ
れらの変換器の各々は、低レベルまたは低周波数アナロ
グ信号を変換する際にある種の制限を有している。

デュアル・スロープ変換器は、３相サイクルで動作する
。各サイクルの間に、ゼロ入力、未知の入力、および基
準入力の１つが、それぞれ積分器に接続される。最初の
オートゼロ相の間にオフセラＩ・が決定される。このオ
フセラ１へをゼロ入力に重畳すればゼロ出力を生じる。

第２の入力和の間に、出力カウンタをゼロから最大レン
ジまでインクリメントするために十分な時間インタバル
にわたって未知の信号が積分器に接続される。最後の比
較相の間に、未知信号の極性と反対の極性の基準信号に
よって積分器を放電しながら、この積分ントする。デュ
アル・スロープ変換器は容易にオー１〜ゼロできるもの
の、このようなオートゼロ操作は、回路が一層複雑にな
りまたサイクル時間が長くなるという代償を払っている
。特に、未知の人力信号はこのデュアル・スロープ変換
器の動作中に連続的にはサンプルされない。各サイクル
の間にこのコンバータをオートゼロする必要があるので
、入力信号は実際には各サイクルの３つの相の１つの間
にのみサンプルされる。

パルス幅カウンタ付きパルス幅変調器の場合は、変換さ
れるべき未知信号は発生された三角波と比較されてパル
スが生成される。このパルスは未知波形と前記三角波と
の交点の隣接しでいるもの間の時間に等しい幅を有して
いる。このパルスにより、その持続時間の間ディジタル
・カウンタがインリメントされる。このタイプの変換器
は開ループ式であり、そしてこのため前記三角波の直線
性、歪、およびオフセットはこれらが変換器の特性を決
定する点で重要なものである。このような情況は、敏感
さを少数の値の比や外部基準電圧にまで減少のさせるこ
とが必要である集積回路形式で製品を作るに際して特に
望ましくない。

シグマ・デルタ変調器回路を第４図に示す。この回路は
、積分器の積分キャパシタＣの平均電荷をゼロに保持す
るように動作する基準電圧セレクタ１２を備えたフィー
ドバック・ループを有する積分器１０を含んでいる。こ
の基準電圧セレクタ１２は、フリップフロップ１４の出
力Ｑによって制御されている。入ツノ電圧がゼロである
場合は、フリップフロップ１４の出力Ｑはその２進値の
各々において夫々同じだけの長さの時間が与えられる。

入力信号が印加されると、基準電圧は一方の基準極性で
ある時間の方が他方の極性である時間よりも長くなるよ
うに制御される。このような一方が他方に優越している
という情報はディジタル・フィルタ１６によって抽出さ
れる。第４図の回路において、電圧セレクタ１２からの
基準レベル＋Ｖ□、と−ＶＭＥＦＯ間の僅かな不均衡も
望ましくない雑音および歪を生じる。この歪は低レベル
の入力信号の変換には余りにも大きすぎるものである。

その上、シグマ・デルタ変調器は固有の非直線性を呈し
、そしてディジタル出力が基礎を置くところの優越性情
報を抽出するために広範なディジタル・フィルタ処理を
必要とする。

〔発明の目的〕

本発明は上述した従来の問題点を解消した、改良された
Ａ／Ｄ変換器を提供することを目的とする。

［発明の概要］ 本発明の一実施例によれば、低レベルおよび低周波数の
アナログ入力信号の変換に好適なＡ／Ｄ変換器が与えら
れる。このＡ／Ｄ変換器は積分器のフィードバック・ル
ープ内にパルス幅変調器を内蔵し、このパルス幅変調器
の直線性および歪がフィトバンク調整されていてごれら
が重大なものでないようになっている。カウンタが同期
化されたパルス幅変調信号を受信し、アナログ入力信号
の振幅を表わすＮピントのディジタル出力信号を生−分
解能のシグマ・デルタ変換器が必要とするフィルタ処理
よりもはるかに簡単であり、したがってはるかに少ない
係数しか必要としない。

〔発明の実施例〕

本発明の一好適実施例およびその動作の諸例の以下の説
明において、本発明およびその応用についての理解を容
易にするため、低レベルおよび／または低周波数アナロ
グ入力信号をディジタル形式に変換することを参照する
。しかしながら、本発明の利用はここに記載の特定の応
用に限定されるものでないことを理解されたい。実際は
、本発明はアナログ入力信号のディジタル形式への確実
かつ正確な変換が要求される種々の異なる環境に使用可
能である。

ここで第２図を参照すると、この図は本発明の＾／Ｄ変
換器が適用できる種類のＡ／Ｄ変換システム全体をブロ
ック図形式で示している。この種のＡ／Ｄ変換システム
は、たとえば、生物学環境の使用に特に適しているであ
ろう。このＡ／Ｄ変換システムは、図示のとおり順番に
それぞれ接続されている前置増幅器２０、閉ループ・パ
ルス幅Ａ／Ｄ変換器、およびディジタル・フィルタ２６
を含んでいる。

前置増幅器２０は、アナログ入力信号をスケ−リングし
て、この信号を、たとえば−５０ｍＶから＋５０ｍＶの
レンジ内の変換に適したレンジ範囲に持ち込む。

閉ループ・パルス幅Ａ／Ｄ変換器２２は、アナログ入力
信号の振幅を表わすＮビットのディジタル出力信号を生
成する。本発明の一好適実施例では、このＡ／Ｄ変襖器
２２はディジタル・フィルタ２６に供給される直列ビッ
ト・ストリームがアナログ入力信号を正確に表わすため
に要求される帯域幅よりも大きい帯域幅のものであるよ
うに、オーバー・サンプリング・モードで動作せしめら
れている。適切なディジタル・フィルタ処理によって、
この余分の帯域幅（Ｍ−Ｎ）個の付加ビットの分解能に
変換されて、最終的なＭビットの出力信号が得られる。

第１図は、第２図の閉ループ・パルス幅＾／Ｄｉ換器の
構成をより詳しく示している。ディジタル形式に変換さ
れるべきアナログ入力信号は、フィトハック積分キャパ
シタＣを有する積分器２８の入力端子に対して抵抗器Ｒ
１を通して印加される。

積分器２８は、入力オフセットを無視可能な値まで減少
させるために、チョッパ安定化技・法を使用しているタ
イプのものであることが好ましい。積分器２８の出力信
号はパルス幅変調器３０に供給されている。パルス幅変
調器３０には、比較器３４が含まれている。比較器３４
はその一方の入力端子で積分器２８の出力信号を受信し
かつ他方の入力端子で三角波発生器３２からの出力信号
を受信する。三角波発生器３２からの波形の周期は、周
波数分割器３８により２Ｎで分割されるシステム・クロ
ック３Ｇの周波数によって決定される。

パルス幅変調器３０からの出力信号、すなわち比較器３
４からの出力信号は、個々のパルスの幅が積分器２８に
対するアナログ入力信号の振幅によって変調されるパル
ス例である。パルス幅変調器３０の出力信号の遷移時点
は、システム・クロック３６からクロック信号を得てお
り、かつそのデータ入力端子でパルス幅変調信号を受信
するＤ型フリップフロップ４０によってシステム・クロ
ック３６に同期されている。フリップフロップ４０は量
子化器として機能し、システム・クロック周波数の逆数
を、連続的なアナログ領域から離散的なディジクル領域
への変換に際して考慮されるべき時間の最小単位として
確立する。パルス幅変調器３０の量子化出力に基づいて
、正または負のフィードバック電圧±ＶＲＩ１．Ｆが基
準電圧セレクタ４２によって選択され、そして抵抗器Ｒ
２を通して積分器２８の入力端子に印加される。量子化
出力信号の正味効果は三角波の１周期にわたって入力信
号によって供給された電流を平均化することである。

フリップフロップ４０からの量子値はまた、カウンタ４
４のデータ入力端子に印加される。カウンタ４４もシス
テム・クロック３６によってクロックされている。カウ
ンタ４４は、周波数分割器３８からの周波数分割された
信号にようて周期的にリセットされる。周波数分割器３
８の除数２Ｎは、ハードウェア分解能のビット数Ｎを決
定する。好適実施例の場合は、Ｎ−１０である。

第１図に示されているＡＩＤ変換器の動作を第３Ａ図〜
第３Ｃ図に示すタイミング図に関連して説明する。アナ
ログ入力信号がＯｖである場合の動作を第３八図に示す
。この情況においては、積分キャパシタＣを通る電流は
抵抗器Ｒ２を通る電流と同じ大きさである。フィードバ
ック電圧＋ＶＲＥＦが選択されているとこの電流はある
方向である大きさを有しており、またフィードバック電
圧−ＶＲＥＦが選択されていると電流は反対方向の等し
い大きさとなる。積分器からの平均電流出力はこの場合
に関してはゼロでなければならないので、＋ＶＲＥＦと
ＶＲＥＦの選択は両者の持続時が同じくなるように選択
される。このため、積分器出力信号ｖ１８．は三角波形
ｖＴ□の波形と同一の周期である対称的なのこぎり波に
なる。

第３八図を参照すると、時点Ｔｏにおいて三角波発生器
３２は、その出力信号が最大値たとえば２ｖから値が減
少する状態で、新しいサイクルを開始する。

図示の例の場合は、基準電圧セレクタ４２が負の出力電
圧を生成しているものと仮定している。アナログ入力信
号Ｖｌ）ｌはゼロであるので、積分器２８の出力信号Ｖ
ＩＮＴは基準電圧信号の積分値に等しい。

時点Ｔｏにおいては、ＶＩＮＴの値は三角波電圧を反転
した値より大であり、そしてこのため比較器３４は真の
、たとえば論理１の、出力信号を生しる。

比較器３４、そしてこのためフリップ・フロップ４０は
、三角波電圧の反転値がＶＩＮＴより大（負の程度がよ
り小さい）になる時点Ｔ、までこの状態を維持する。こ
の時点において、比較器３４の出力信号は状態を変え、
またフリップフロップは次のクロック・サイクルでこの
変化に従う。このことは基準電圧セレクタ４２の出力電
圧を正の極性に切換え、この結果として積分器２８の出
力信号ＶＩＮＴは増大し始める。時点Ｔ２において、三
角波が切換ねりそして値が増大し始める。しかしながら
、この時点においては三角波を反転した値は積分器２Ｂ
の出力電圧よりも依然として大きいので、比較器３４の
出力は切換らない。この状態は、積分器の出力電圧が三
角波電圧を反転した値よりもその値が大きくなる時点Ｔ
３まで維持される。

このような動作の結果比較器３４のパルス幅変調出力信
号は、第３Ａ図に示されているように５０％デューティ
・サイクルの方形波である。カウンタ４４は三角波の各
サイクルの間、たとえば時点Ｔ２、Ｔ４等においてリセ
ットされる。この動作により、カウンタは周期の間に、
このカウンタの動作レンジのほぼ中央の値までカウント
アツプする。このカウント値は、カウンタがリセットさ
れるごとにトリガされる適切なラッチ（図示せず）内に
記憶することができる。

アナログ人力信号Ｖｌ＋４が正であると、このＡ／ｌ）
変換器の動作は第３Ｂ図に示されているようになる。

この正の入力電圧の効果は、あたかも＋ＶＲＥＦをＶＲ
ＥＦに関してその正規レベル上に押し上げたのと同一で
ある。この結果として、＋ＶＲＥＦはそれに比例してよ
り短い時間だけ選択され、そしてパルス幅変調出力は第
３Ｂ図に示されているようになり、カウンタ４４ばそれ
に比例してより長い時間だけカウントアツプする。アナ
ログ入力電圧ＶＩＮが負の状態にあると、動作は第３Ｃ
図に示すように、今説明したものと相補的になる。

第１図に示されているパルス幅変調器３０の構成の代り
に、比較器３４の両入力端子を抵抗器の両端に接続する
ことができる。この場合、比較器の負入力は接地される
。一方正入力の方は、積分器２８および三角波発生器３
２に夫々つながっている２木の抵抗器に対して、両抵抗
器の間の共通電圧加算ノードにおいて接続される。本発
明の一実施例においては、これらの抵抗器はすべて同一
の値を有している。

Ａ／Ｄ変換器の周波数レスポンス特性は、積分器２８の
積分キヤパシタＣと、抵抗器Ｒ２の値によって決定され
る主ポール（ｄｏｍｉｎａｎｔ　ｐｏｌｅ）によって制
御される。これら２つの部品によって決定された、パル
ス幅変調器から見たＲＣ時定数が余りにも短くなると、
パルス幅変調器内のナイキスト・ザンプリング基準に違
反する。このような場合は、Ａ／Ｄ変換器の動作は、第
４図に示されているもののような、シグマ・デルタ変調
器の動作と同一になる。

十分に大きい時定数になるように積分キャパシタＣおよ
び抵抗器Ｒ２の値を適切に選択することによって、この
Ａ／Ｄ変換器に周波数安定性がもたらされる。この成果
を達成する積分キャパシタＣおよび抵抗器Ｒ２の精密な
値は、特定の実施例に対して選択されるＡ／Ｄ変換器の
特定のザブエレメントとして実験的に決定可能である。

パルス幅カウンタのＮビットの出力信号をＡ／Ｄ変換器
の最終的出力とすることができるが、都合のよいことに
はこの変換器の分解能はオーバー・サンプリングの技法
によって向上させることができる。積分器の上限カット
オフ周波数がｆであるものと仮定すると、積分器の出力
は少なくとも２ｆの周波数の三角波で積分器の出力をサ
ンプルすることによってナイキスト基準に基づいて忠実
に再現される。三角波の周波数を４ｆに設定することに
よって、余分の情報を持った信号帯域幅が得られる。こ
の帯域幅を使って分解能のビットを増加することができ
る。前述のとおり、ディジタル出力信号の分解能は周波
数分割器での除数によって決定される。医療アプリケー
ションに使用するために適している一好通実施例におい
ては、４ｆが約４．８８ＫＩＩｚ　とされる。このサン
プリング・レートは次に５００１１ｚの帯域幅にディジ
タル的にフィルタ・ダウンされ、ごれにともなって分解
能が２ビット１句」二する。

変換器の最大入力電圧エクスカーションは、基準電圧に
ＲＩ　／　Ｒ２を乗算したものによって決定される。変
換器の長期にわたる安定性はこの比によって決まり、ま
た基準電圧の安定性と、入力オフセットをゼロに近いと
ころに維持する積分器の能力によっても決定される。

パルス幅変調器は積分器のフィードバック・ループ内に
結合されているので、この変調器が呈するすべての非対
称性、非直線性あるいは歪は本質的に調整されて変換器
の全体的な直線性および歪に対して深刻なものでなくな
る。他にもいろいろと利点のあるうちで、変換器の全体
的な簡単性は、単純さにより、集積回路の形態での変換
器を実現するのが容易になる。その上、変換器の出力は
アキュムレータ、すなわちカウンタ中で確定されるので
、直列ピント・スｌ〜リームから直接的に入力のディジ
タル表示を抽出するために必要とされる複雑なフィルタ
処理と比較した場合、出力分解能を高くするためにより
簡単なディジタル・フィルタ処理を使用することができ
る。また複数のチャネルを提供するのに、全チャネルに
ついて、三角波発生器、周波数分割器、およびシステム
・クロックを共用し、かつ各チャネル毎に回路の残りの
部分を夫々に設けることができる。

この技術分野の技術者は、本発明をその精神および本質
的な特性に悸ることなく他の特定の形態に実施可能であ
ることを理解できるであろう。ここに開示した諸実施例
は、すべての点で説明の目的のものであって、これに制
限されるものでないものと理解されたい。本発明の範囲
は、前述の説明によるものではなく、添付の特許請求の
範囲に明示され、かつ本発明との均等の物の意味および
範囲に含まれるすべての変更等は本発明に包含されるも
のである。

〔発明の効果〕

以」二詳細に説明したように、本発明によれば高精度で
安定なＡ／Ｄ変換器を得ることができる。このＡ／Ｄ変
換器はたとえば低レベルおよび／または１８〜 低周波数の信号のＡ／Ｄ変漠に適し、またＩＣ化しやす
い。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明を適用可能なＡ／Ｄ変換システムを示すブロック図、 第３八図ないし第３Ｃ図は第１図の実施例の動作を説明
する図、 第４図は従来例を示すブロック図である。 １０．２８：積分器 １２．４２・基準電圧セレクタ １４．４０：フリップフロップ １６．２６；ディジタル・フィルタ ２０：前置増幅器 ２２　：　Ａ／Ｄ変換器 ３０：パルス幅変調器 ３２：三角波発生器 ３４：比較器 ３６：周波数分割器 ３８ニジステム・クロック ４４：カウンタ Ｃ：積分コンデンサ ｖ１８：アナログ入力電圧

Claims (3)

【特許請求の範囲】
1. （１）下記の（ａ）ないし（ｅ）を設けたＡ／Ｄ変換器
   ：（ａ）積分手段：アナログ入力信号を受け取り、前記
   アナログ信号に関連した積分出力信号 を作る； （ｂ）パルス幅変調手段：前記積分出力出力信号を受け
   取り、前記アナログ入力信号のパ ラメータにほぼ比例するデューティ・サイ クルを有するパルス出力を作る； （ｃ）基準信号発生手段：前記積分手段の入力端子への
   フィードバック・ループ中に接続 され、パルス出力に応答し、前記パルス出 力に依存した基準信号を前記積分手段に与 える； （ｄ）クロック信号を発生する手段； （ｅ）カウンタ：前記パルス出力に応応し、前記クロッ
   ク信号を計数して、前記アナログ 入力信号の前記パラメータを表わすディジ タル・カウント値を作る。
2. （２）前記パルス幅変調手段は、 三角波発生器と、 前記三角波発生器の出力と前記積分出力信号を受け取っ
   て、比較結果出力を作る比較器とを有し、 前記比較結果出力は 前記三角波発生器の出力の大きさが前記積分出力よりも
   小さいときには第１の極性をとり前記三角波発生器の出
   力の大きさが前記積分出力よりも大きいときには第２の
   極性をとることを特徴とする請求項１記載のＡ／Ｄ変換
   器。
3. （３）前記比較結果出力を受け取るとともに、前記クロ
   ック信号を発生する手段によってクロックされ、前記比
   較結果出力と同じ極性であってかつ前記クロック信号と
   同期した前記パルス出力を作るフリップ・フロップを含
   むことを特徴とする請求項２記載のＡ／Ｄ変換器。