JPH021638A - 時分割多重化伝送路におけるｈｄｌｃデータフレーム送受信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割多重化伝送路におけるデータフレーム
送受信方式に関し、特に、時分割多重回線上に送受され
るＨＤＬＣ（Ｈｉｇｈｌｅｖｅｌ　　Ｄａｔａ　　Ｌｉ
ｎｋＣｏｎｔｒｏｌ）方式のデータフレームの送受信方
式に関する。

間、あるいはコンピュータ同志でデータ通信を行う方式
として、ＡＴ＆Ｔ社が提案しているＤＭＩ（Ｄｉｇｉｔ
ａｌ　Ｍｕｌｔｉｐｌｅｘ　Ｉｎｔｅｒ４ａｃｅ）方式
やＤＥＣ社が提案しているＣ　Ｐ　Ｉ　（Ｃｏｍｐｕｔ
ｅｒ−ＰＢＸ　Ｉｎｔｅｒ「ａｃｅ）方式が知られてい
る。

これらの方式のうち、特にＤＭＩ方式は、複数のＨＤ　
Ｌ　Ｃ回線を一本の物理的回線を用いて収容するために
、時分割多重方式を採用し、その時分割チャネルの各々
についてＨＤＬＣデータフレームをのせる方法を用いて
いる。

従来、このＤＭＩ方式によるデータフレーム送受信方式
は、ｎチャネルの時分割多重回線をいったん分離回路（
デマルチプレクサ）で個別回線に分離し、各個別回線ご
とにＨＤＬＣデータフレーム送受信回路をｎチャネル分
たとえば３２個用いてデータの送受信を行うのが一般的
である。

しかし、このような従来のデータフレーム送受信方式で
は、時分割多重チャネルの数だけＨＤＬＣデータフレー
ム送受信回路が必要になり、実装面積の増大および費用
の増加を招く。

また、１つのＨＤＬＣデータフレーム送受信回路を用い
て時分割多重化回線上の各チャネル上のＨＤＬＣデータ
フレームを送受信可能とした方式が、特開昭６０−１５
８７５１号公報に開示されている。しかしながら、この
方式では直列ビット列の送受信制御のために多大なビッ
ト数のシフトレジスタを多数必要としている。このよう
なシフトレジスタを構成するには膨大な数のゲートを必
要とするため、通常のゲートアレイ回路を使用すること
は困ＩＢ（！：なり、専用ＬＳＩを必要とする。

この結果、コストアップを招く。

本発明の目的は、各チャネルごとの送受信制御を、各チ
ャネルに対して共通な１つの送受信制御回路で時分割的
に実行することにより上記問題点を解決し、時分割多重
回線を個別回線に分離することなくＨＤＬＣデータフレ
ームを送受信することができ、装置の実装面積を削減で
きるデータフレーム送受信方式を提供することにある。

本発明の他の目的は、時分割的に実行される各チャネル
ごとの送受信制御に関する各種情報を汎用メモリに記憶
しておくことにより、低コスト化を達成したデータフレ
ーム送受信方式を提供することにある。

〔課題を解決するための手段〕

上記の目的を達成するために、本発明の時分割多重化伝
送路におけるＨＤＬＣデータフレーム送受信方式は、 時分割多重信号線を介して入力するｎ（自然数）チャネ
ルの多重化された直列受信データをｍビットの各受信用
チャネルごとにシリアル・パラレル変換する第１のｍビ
ットシフトレジスタと、ｎチャネルの並列送信データを
ｍビットの各送信用チャネルごとにパラレル・シリアル
変換して時分割多重信号線に出力する第２のｍビットシ
フトレジスタと、 前記送信および受信の各ｎチャネルの送受信データを格
納するデータ記憶手段と、 前記送信用ｎチャネルの各々に対応Ｌ７て、送信指示お
よび送信データの前記データ記憶手段上の格納先情報を
含む送信制御コマンドを記憶する送信制御コマンド記憶
手段と、 前記受信用ｎチャネルの各々に対応して、受信指示およ
び受信データの前記データ記憶手段上の格納先情報を含
む受信制御コマンドを記憶する受信制御コマンド記憶手
段と、 前記送信用ｎチャネルの各々に対応して、前記送信用デ
ータを時分割的に送信処理する上で必要な制御情報を記
憶する送信作業用記憶手段と、前記受信用ｎチャネルの
各々に対応して、前記受信用データを時分割的に受信処
理する上で必要な制御情報を記憶する受信作業用記憶手
段と、前記第１のシフトレジスタから各受信チャネルの
受信データをｍビットごとに入力しＨＤＬＣ手順による
受信制御を行って前記データ記憶手段に記憶する受信制
御手段と、 前記データ記憶手段から各送信チャネルの送信データを
ｍビットごとに読み出しＨＤＬＣ手順による送信制御を
行って前記第２のシフトレジスタへ出力する送信制御手
段と、 を備え、前記送信制御手段は各々の送信チャネルに割り
当てられた時間に当該チャネルに対する送信制御を時分
割的に行なうように、前記時間内で送信済の該当チャネ
ルに関する前記制御情報を前記送信作業用メモリから読
み出して送信制御を行ない今回送信分のｍビットデータ
を偏集した後該送信分データに関して前記送信作業用メ
モリの前記制御情報を更新し、 前記受信制御手段は各々の受信チャネルに割り当てられ
た時間に当該チャネルに対する受信制御を時分割に行な
うように、前記時間内で受信済の該当チャネルに関する
前記制御情報を前記受信作業用メモリから読み出し今回
受信分のｍビットデータにより受信制御を行ない、該受
信分データに関して前記受信作業用メモリの前記制御情
報を更新することを特徴とする特 〔実施例〕 次に、本発明について図面を参照して説明する。

第１図を参照すると、本発明の一実施例は、入力時分割
多重信号線１６を介して３２チヤネル（ＣＨＯ−ＣＨ３
１）の多重化された受信データを各チャネル（８ビツト
）ごとにシリアル・パラレル変換する８ビツトシフトレ
ジスタ１２と、並列の８ビツト送信データをパラレル・
シリアル変換して出力時分割多重信号線１７に出力する
８ビツトシフトレジスタ１３と、３２チヤネルの送受信
データをそれぞれに与えられた領域に格納するメモ’）
（ＲＡＭ）３と、送信および受信の３２チヤネルごとに
そのチャネルのデータの送信制御および受信制御に必要
な制御コマンドを格納する送信制御メモリ（以下ＳＣＭ
）６および受信制御メモリ（以下ＲＣＭ８）と、３２チ
ヤネルの送信データおよび受信データを時分割的にＨＤ
ＬＣ手順に基づいて送信制御および受信制御するために
必要な制御情報を各チャネルごとに格納する送信用作業
メモリ（以下ＳＷＭ）７および受信用作業メモリ　（以
下ＲＷＭ）９と、これらのメモリ６゜７．８．９に対し
て前記制御コマンドおよび制御情報を読み出しまたは書
き込みして３２チャネル多重化データをＨＤＬＣ手順に
基づいて送受信する送受信制御回路１１とを有している
。

また、本実施例は、相手装置から送られてくるか又は内
部発生するフレームパルス１８およびクロックパルスＩ
９を入力してチャネル数をカウントしてそのカウント結
果を出力するカウンタ１４を制御するマイクロプロセッ
サ１と、このプロセッサｌ用のメモリ（ＲＯＭ）２と、
バス４に接続されたマイクロプロセッサインタフェース
５と、送受信制御回路１１から一連のＨＤＬＣデータフ
レームの送受信が終了したことをバス４を介してマイク
ロプロセッサ１に報告するエベント報告用ＦＩＦＯメモ
リ１０と、カウンタ１４のカウント出力１４１とインタ
フェース５からのアドレスデータ５１とを入力し８０Ｍ
６へのアドレス１５１゜ＲＯＭ８へのアドレス１５２に
交互に切替えて与えるセレクタ１５とを備えている。

８０Ｍ６．ＲＯＭ８にはバス４．インタフェース５を介
して制御コマンド（送受信すべきデータのメモリ３上の
アドレス、データ長など）８１゜８１が書き込まれ、こ
れらのコマンドは送受信制御回路１１によって必要時に
読み出される。またＳＷＭ７．ＲＷＭ９にはカウント出
力１４１がアドレスとして与えられ、送受信制御回路１
１が各チャネルごとに時分割的なＨＤＬＣ送受信処理に
必要な制御情報（チャネルの状態、ＣＲＣ（Ｃｙｃｌｉ
ｃｒｅｄｕｎｄａｎｃｙ　ｃｈｅｃｋ）演算途中結果、
「０」挿入・削除情報など）が読み出しまたは書き込み
される。

ムの先頭のフレームパルス１８によりリセットされるこ
とにより、チャネルナンバに対応した０〜３１のカウン
トをくり返す。

まず、本実施例の基本動作について説明する。

基本的には時分割多重処理方式である。送受信制御回路
１１はリエントラントな回路構成になっており、与えら
れた時刻ｔ、と１．十−の間にＳＣＭ６の第１語（第ｉ
チャネルに対応）とＳＷＭ７の第１語を読みとって送信
処理を開始し、送信すべきデータをメモリ３から読みと
りシフトレジスタ１３に書き込み、送信処理制御の途中
結果をＳＷＭ７の第１語に書き込む（更新）という処理
を行う。

また、時刻１．＋−とｔ、十Δｔとの間にＲＣＭ８の第
１語とＲＷＭ９の第１語及びシフトレジスタ１２の内容
を読みとって受信処理を開始し、受信データをメモリ３
に書き込み、受信処理制御の途中結果をＲＷＭ９の第１
語に書き込むという処理を行う。ここで、時刻ｔ１＋Δ
ｔ”ｔｌ＋１となっており、次のｔ　ｌ＋ｌ〜ｔ１＋１
＋Δｔの間に８０Ｍ６．ＳＷＭ７の第ｉ＋１語を用いて
第ｉ＋１チャネルの送信処理を、ＲＯＭ８．ＲＷＭ９の
第ｉ＋１語を用いて第ｉ＋１チャネルの受信処理を行う
。メモリ６〜９の第ｉ語、第ｉ＋１語はそれぞれ時分割
チャネルの第ｉチャネル、第ｉ＋１チャネルに対応して
いる。なお、ｉの値はサイクリックであり、１＝３２は
ｉ＝０と同じである。

また、Δｔは時分割多重フレームの１チヤネル分の時間
間隔と同じである。（すなわち、クロックパルス１９が
８個） 第２図（ａ）は本発明が対象としている時分別条ると、
それはＨＤＬＣデータフレームを構成している。すなわ
ち、ｒｏ　１１１１１１０Ｊのビットバタンのフラグ２
１と、連続した５個のビット「１」の後には必ずビット
「０」が挿入されて送信されるＨＤＬＣデータ部２２と
が形成され、このデータ部の最後の２バイト（１６ビツ
ト）はＣＲＣ用のビット列２３となっている。

次に、第３図を参照して送信動作の概要について説明す
る。マイクロプロセッサ１はメモリ３に送信データを設
定する（ステップ３１）。データ送信は３０Ｍ８にマイ
クロプロセッサ１から送信制御コマンドを書込むことに
より起動さｈる（ステップＳ２）。３０Ｍ６は３２語構
成であり、各誌が時分割チャネル番号に対応する（後に
詳述）。

たとえば３０Ｍ６の第５語口に送信制御コマンドを書込
めば、それは時分割チャネル第５番目に対する送信起動
である。ＳＷＭ７は、上述したように１チヤネルの１回
当りの送信動作制御時間が限られている（Δｔ／２）の
ために送信動作の制御情報を一時的に格納するメモリで
、このＳＷＭ７の第１語は３０Ｍ６の第１語に対応する
。送受信制御回路１１は、ＳＷＭ７の第１語および３０
Ｍ６の第１語を読出し、その内容に従い、メモリ３にア
クセスし送信すべきデータを読出す。このとき、ＨＤＬ
Ｃ手順に基づいて「０」挿入およびＣＲＣ演算を行い、
送出データとして今回送出可能な８ビツトを編集してシ
フトレジスタ１３に書込む（ステップＳ３）。送受信制
御回路１１はＳＷＭ７に制御情報として送信データのＣ
ＲＣ演算途中結果およびビット位置情報（後に詳述）を
書込む（ステップＳ４）。もし送出すべきデータがすべ
て送出されたならば（ステップＳ５）、ＳＷＭ７にその
旨を記憶さ、せ、次回以降の送信時にＣＲＣビットを合
計１６ビツト送出する（ステップＳ６）。データ送信が
完了したら、完了報告をエベント報告ＦＩＦＯメモリ１
０に書込むことによりマイクロプロセッサ１に報告する
（ステップＳ７）。

次に第４図を参照して本発明の受信動作の概要について
説明する。データの受信はＲＣＭ８にマイクロプロセッ
サ１から受信制御コマンドを書込むことにより起動され
る（ステップＳ８）。受信制御コマンドは受信したデー
タを格納するメモリ３上のエリアの先頭アドレスおよび
データ長を含む。ＲＷＭ９には受信動作のための制御情
報が格納されている。送受信制御回路１１はＲＷＭ９の
第１語およびＲＣＭ８の第１語を読み出し、さらにシフ
トレジスタ１２から８ビツトのパラレルデータを入力す
る。続いて、送受信制御回路１１はＲＷＭ９に格納され
ている前回の受信データに関する制御情報に基づいて今
回の受信データから「０」削除を行い、受信データを編
集してメモリ３上の指定されたデータ格納エリアに書込
む。また、ＲＷＭ９に受信データのＣＲＣ演算途中結果
およびビット位置情報を書込んで次回に備える（ステッ
プ８９）。受信データが終了するとＣＲＣ演算結果をＲ
ＡＭ３に格納する（ステップＳ１０゜１１）。送受信制
御回路１１は、８ビツトのバラリｌＯに受信終了の報告
を書込み、マイクロプロセッサｌに通知する（ステップ
５１２）。

次に、本実施例の詳細構成および詳細動作について説明
する。

第５図を参照すると、３０Ｍ６は３４ビット×３２語（
チャネル）のメモリであり、チャネル１つにつき制御コ
マンド（３４ビツト）として３種の情報５ＡＣＴ、ＳＤ
Ｌ、５ＡＤＤＲを記憶する。

５ＡＣＴ　（Ｓｅｎｄｉｎｇ　Ａｃｔｉｖａｔｉｏｎ、
　１ビツト）はそのチャネルの送信処理が起動されてい
るか否かを表示し、「０」は「非起動」を、「１」は「
起動」を表わす。

ＳＤＬ　（Ｓｅｎｄ　Ｄａｔａ　Ｌｅｎｇｔｈ　ｉｎ　
ｂｙｔｅ、　　１２ビツト）はそのチャネルに送信すべ
きデータのデータ長をバイト単位（０〜４０９５バイト
）（１バイト＝８ビツト）で示す。

５ＡＤＤＲ（Ｄａｔａ　Ａｄｄｒｅｓｓ　　ｔｏ　ｂｅ
　５ｅｎｄ。

２１ビツト）はそのチャネルに送信すべきデータが格納
されているメモリ３上の先頭アドレスを示す。

次に、第６図を参照すると、ＳＷＭ７は３７ＣＲＣ，５
ＢＩＴＣ，５ＢＹＴＣ，ＣＩＢ、５ＳＴＮを記憶する。

５ＣＲＣ（Ｓｅｎｄ　　ＣＲＣｏｐｅｒａｔｉｏｎ　　
ｗｏｒｋｉｎｇａｒｅａ、　　１６ビツト）は、送信用
ＣＲＣ演算の途中結果を示す情報である。

５ＢＩＴＣ（Ｓｅｎｄ　Ｂｉｔ　　Ｃｏｕｎｔｅｒ、３
ビツト）は、送信するデータがメモリ３から読み出され
た時に、その何ビット目から送信するかを示す情報であ
る。

５ＢＹＴＣ（Ｓｅｎｄ　Ｂｙｔｅ　Ｃｏｕｎｔｅｒ、　
　１２ビツト）は、送信すべきデータが５ＡＤＤＲ（第
５図）で示されるメモリ３上のエリアの何バイト目にあ
るかを示す情報である。

ＣＩＢ　（Ｃｏｎｓｅｃｕｔｉｖｅ　Ｉ　Ｂｉｔ、　３
ビツト）は前回処理時に連続して送出した「１」の数（
データの最後尾）を示す情報である。

５ＳＴＮ　　（Ｓｅｎｄ　　５ｔａｔｕｓ　　Ｎｕｍｂ
ｅｒ、　　３ビツト）は、そのチャネルの送信状態を示
す情報で「０」は「フラグ送信中Ｊ、ｒｌＪは［フラグ
とデータ送信中Ｊ、ｒ２Ｊは［データ送信中Ｊ、ｒ３Ｊ
は「データとＣＲＣビッビッ信中Ｊ、ｒ４Ｊはｒｃ’Ｒ
ｃビット送ビッＪ、ｒ５ＪはｒｃＲｃビットとフラグ送
信中」をそれぞれ示している。

第７図を参照すると、ＲＣＭ８は３３ビット×３２語の
メモリであり、チャネル１つにつき受信制御コマンド（
３３ビツト）として３種の［１ＲＡＣＴ、ＲＤＬ、ＲＡ
ＤＤＲを記憶する。

ＲＡＣＴ　（Ｒｅｃｅｖｉｎｇ　Ａｃｔｉｖａｔｉｏｎ
、　　１ビツト）は、そのチャネルの受信処理が起動さ
れているか否かを表示し、「０」は「非起動」を、「１
」は「起動」を表わす。

ＲＤＬ　（Ｒｅｃｅｉｖｅ　Ｄａｔａ　ｂｕｆｆｅｒ　
ｌｅｎｇｔｈ　１ｎｂｙ　ｔ　ｅ）は、そのチャネルで
受信すべきデータを格納するメモリ３上のエリア（受信
バッファ）のエリア長をバイト単位（０〜４０９５）で
示す。

ＲＡＤＤＲ（Ｒｅｃｅｉｖｅ　ｄａｔａ　ｂｕｆｆｅｒ
　Ａｄｄｒｅｓｓ）は、メモリ３上においてそのチャネ
ルに対して用意された受信バッファエリアの先頭アドレ
スを示す。

第８図を参照すると、ＲＷＭ９は、４１ビット×３２語
のメモリであり、ｌチャネルにつき制御情報（４１ビツ
ト）として５種の情報Ｒ８ＴＮ。

ＲＣＲＣ，ＲＢＩＴＣ，ＲＢＹＴＣ，ＰＲＤＡＴを記憶
する。

Ｒ３ＴＮ　（Ｒｅｃｅｉｖｅ　５ｔａｔｕｓ　Ｎｕｍｂ
ｅｒ、　　２ビツト）はそのチャネルの受信状態を示す
情報で、「０」は［初期状態Ｊ、ｒ、ＩＪは「フラグ受
信中」。

「２」は「データ受信中Ｊ、ｒ３ＪはＵデータ受信語の
処理中」をそれぞれ示している。

ＲＣＲＣ（Ｒｅｃｅｉｖｅ　ＣＲＣｏｐｅｒａｔｉｏｎ
　ｗｏｒｋｉｎｇａｒｅａ、　１６ビツト）は、受信デ
ータのＣＲＣ演算の途中結果を示す情報である。

ＲＢＩＴＣ（Ｒｅｃｅｉｖｅ　Ｂｉｔ　Ｃｏｕｎｔｅｒ
、　　３ビツト）は受信すべきデータのビット位置を示
す情報である。

ＲＢＹＴＣ（Ｒｅｃｅｉｖｅ　Ｂｙｔｅ　Ｃｏｕｎｔｅ
ｒ、　　１２ビツト）はメモリ３上の受信エリアにおい
て受信データを何バイト目に格納するかを示す情報であ
る。

ＰＲＤＡＴ　（Ｐｒｅｖｉｏｕｓ　Ｒｅｃｅｉｖｅｄ　
　Ｄａｔａ、　　８ビツト）は、前回受信したデータ（
「０」挿入を含む）である。

また第９図を参照すると、送受信制御回路、１１は送信
制御部１１１と受信制御部１１２とから構成されている
。

送信制御部１１１は送信起動回路１１１０とメモリ３か
ら送信すべきデータを読みだすときのアドレスを作成す
るアドレス生成部１１１と、送信処理完了時にその報告
情報を編集してＦＩＦＯメ（すなわち、メモリ３から読
み出されたデータ）とフラグバタンとのどちらか一方を
選択するセレクタ１１１４と、レジスタＡ（１６ビツト
）１１１５とレジスタＢ（８ビツト）１１１８と、ＣＲ
Ｃ演算部（ＣＲＣビット生成機能）１１１７と、レジス
タＡ１１１５から必要なデータを取り出し「１」ビット
連続判定や「０」挿入を行い、最終的に今回そのチャネ
ルに送信すべき８ビツトデータを編集してレジスタＢ１
１１８に格納するロード回路１■１６と、ＳＤＬと５Ｂ
ＹＴＣとを比較してデータ送信完了を判定する判定回路
１１１９と、５ＳＴＮ判定・更新回路１１３０とを有し
ている。

８０Ｍ９．ＳＷＭ７は上述のｔ、〜ｔ１＋Δｔ／２の送
信制御時間のうち、最初のある時刻で読み出し可能状態
とされ、第ｉチャネルに対応する情報が各部に読み出さ
れるとともに、ＳＷＭ７のみが送信制御時間のうち最後
のある時刻で書き込み可能状態とされ、次回処理のため
に必要な情報が書き込まれる（すなわち、更新される）
。なお、第１図におけるセレクタ１５は、上述の送信制
御時間中（１＋〜１＋＋Δｔ／２）はカウント出力１４
１をアドレス出力１５１にアドレスデータ５１をアドレ
ス出力１５２にそれぞれ接続し、一方、受信制御時間中
（１＋＋Δｔ　／　２〜１＋＋＋）はカウント出力１４
１をアドレス出力１５２に、アドレスデータ５１をアド
レス出力１５１に接続する。

受信制御部１１２は、受信起動回路１１２０と、メモリ
３に受信データを書き込むときのアドレスを生成するア
ドレス生成回路１１２１と、プロセッサ１への報告情報
を編集してＦＩＦＯメモリ１０に入力する受信報告編集
回路１１２２と、レジスタＣ（１６ビツ））１１２３と
、ＨＤＬＣ受信回路１１２４と、ＣＲＣ演算回路（受信
用）１１２５と、ＲＤＬとＲＢＹＴＣとを比較して受信
データ長のオーバーを判定する判定回路１１２６とを有
している。

ＨＤＬＣ受信回路は、レジスタＣ内のデータのバタン判
定、「０」削除、Ｒ３ＴＮの更新を行なう。ＲＣＭ８．
ＲＷＭ９は上述のｔｌ＋Δｔ　／　２〜ｔ　Ｉ＋１の受
信制御時間のうち、最初のある時刻で読み出し可能状態
とされ、一方、ＲＷＭ９のみが受信制御時間のうち最後
のある時刻で書き込み可能状態とされる。

次に、第９図、第１０図（ａ’）〜（ｅ）を参照して送
信動作の詳細について説明する。第１０図（ａ）〜（ｅ
）は詳細な送信動作を示すフローチャートである。この
フローチャートに従って、送信開始から送信終了までの
一連の動作を説明する。

第１０図（ａ）〜（ｅ）に示す一連の手順は伝送路１７
上の各時分割チャネルに対してくり返される。

すなわち、この手順は上述のｔｌで起動され、Δｔ　／
　２経過するまでに終了するサイクルをくり返す。

この処理手順（ステップ８２１〜８６８）において、ス
テップＳ２１〜Ｓ２２は、ユニッ）１１１の初期化処理
（前処理）、ステップ８２３は送信動作起動判定処理、
ステップＳ２４は今回の動作を決定する処理、ステップ
８２５〜ｓ２８はフラグのみの送信処理、ステップ３２
９〜３３４は先頭フラグが確実に１個送信されることを
保証するための処理、ステップＳ３５．Ｓ３６．Ｓ３７
゜Ｓ３８は今回の送信動作に応じたデータの読み出し処
理、ステップ３３９〜Ｓ５４は送信すべきＨＤＬＣデー
タの編集、送信処理、ステップ８５５〜Ｓ６７は次回の
送信動作に備えた後処理である。

特に、ステップＳ３１〜ｓ３４．ｓ３９〜ｓ５１はＨＤ
ＬＣ手順によるｒＯＪ挿入処理、ステップ８５２〜８５
３は送信法バイト数の更新処理、ステップＳ５６〜Ｓ５
７はＣＲＣ演算（送信用）処理を示している。

次に、具体例に従って処理手順を説明する。なお、ここ
でＣＮＴ、ＦＩＢはそれぞれ、回路１１１６内に保持さ
れているデータを示す。

今、第７チヤネルＥｒ１ｌｌｌｌ１００１１０１１１１
１・・・・・・」で始まるＸバイトのデータを送出する
場合を想定し、このデータはメモリ３上のアドレスＹバ
イト目から書き込まれるものとする。

本実施例では、チャネルのアイドル中（ＳＡＣＴＩＩ　
ＯＩＩ　）でも伝送路障害検出のため、フラグパタンを
送出するようにしているが、これは実質的な送信動作で
はなく、他の＝Ｃパタンを送るかあるいはビット列を全
く送出しないようにしてもよい。８０Ｍ６の内容はマイ
クロプロセッサｌにより初期化され、ＳＷＭ７の内容は
５ＢＩＴＣ以外がステップ８６８により初期化されてい
る。５ＢＩＴＣはいいかえれば、フラグパタンやメモリ
３上でバイト単位で管理されている送信データと送信チ
ャネル（１バイト分）とのずれを直すために、１バイト
のうちの前回送信済のビット数を示しており、仮に°゛
２′′とおく。マイクロプロセッサｌは送信データをバ
ス４を介してメモリ３に書き込み、一方インタフェース
５．セレクタ１５を介して８０Ｍ６にアドレス°“７”
（チャネルナンバ）を与えてインタフェース５を介して
制御コマンド（ＳＡＣＴ＝　ｒｌＪ、５ＤＬ＝　ｒＸＪ
、５ＡＤＤＲ＝　ｒＹＪ）を書き込んでおく。その状態
を第１１図（ａ）に示す。

その後、カウンタ１４の出力が［７Ｊとなって第７チヤ
ネルに対してこの手順が開始されたとき、まず、ロード
回路１１１６内に保持されているデータＣＮＴ、ＦＩＢ
がクリアされ、送信制御部１１１内のレジスタや回路が
初期化される（ステップ５２１）。カウンタ１４により
出力されているカウント出力（チャネルナンバーを示す
）は、ＳＷＭ７に読み出しアドレスとして与えられる方
、セレクタ１５を上述のｔ、〜（１＋十Δｔ／２）の間
だけ通過して８０Ｍ６にも与えられ、送受信制御回路１
１の送信制御部１１１は第７チヤネルに関する制御コマ
ンドおよび制御情報を読み出す（ステップ５２２）。

次に、送信起動回路１１１０が５ＡＣＴの値をチエツク
する（ステップ５２３）とｒｌＪであるため送信動作が
開始される。前回の処理時には第これを判定したＳＳ〆
ＴＮ判定・更新回路１１３０からの指示によりセレクタ
１１１４でフラグパターン生成部１１１３からの出力ｒ
０１１１１１１０Ｊが選択され、１６ビツトレジスタＡ
ｌ１１５にフラグパターンが２個ロードされ（ステップ
５２５）、ロード回路１１１６によりレジスタＡｌ　ｌ
　１５の第２〜９ビツト（ＳＢ　Ｉ　ＴＣ＝　ｒ２Ｊ）
のデータがレジスタＢｌ　ｌ　１８を介してシフトレジ
スタ１３に移され（ステップ８２６，５２７）、第７チ
ヤネルにこの直列データが送信される。その後、５ＳＴ
Ｎ判定・更新回路１１３０は５ＳＴＮをｒＮにして（ス
テップ８２８）、ＳＷＭ７に新しい値を書き込み（ステ
ップ５６７）、次回はデータを送信できるようにして今
回の処理を終了する。この時点での各メモリ、バッファ
の状態を第１１図（ｂ）に示す。

次に、再び第７チヤネルの処理順になると、送信処理が
起動され（ステップ８２１〜５２３）、５ＳＴＮはｒｌ
Ｊであるので、セレクタ１１４によりレジスタＡの下位
８ビツトにはフラグパタンか格納され、一方、レジスタ
Ａの上位８ビツトには、５ＡＤＤＲを読み出したアドレ
ス生成部１１１１によって指定されたメモリ３上のエリ
アから１バイト分の送信データｒ００’ｌ　ｌ　１１１
　Ｎが読み出されて格納される（ステップ５２９）。

次に、ロード回路１１１６によりレジスタＡの第２ビツ
ト〜第９ビツト（ＳＢＩＴＣ＝　ｒ２Ｊ）がレジスタＢ
に格納され（ステップ５３０）、第７ビツトから連続す
る「ｌ」の数を調べてＣＩＢとする（ステップ８３４）
（第１１図（Ｃ））。このＣＩＢが「５」より大きいと
きは、データｒｌＪが６個連続しないように「０」挿入
を行ないＣＮＴに「ｌ」を代入しておく（ステップ８３
２〜５３４）。なお、ＣＮＴは現チャネルに送出した８
ビツトデータに、ＨＤＬＣ手順による「０」挿入が結果
的に何回行なわれたかを示し、したがってその値は最大
「２」となる。この場合、ＣＩＢ＝［２］なので「０］
挿入は行なわれず、ＣＮＴ＝［０］のままであり、レジ
スタＢ１１１８の内容がそのままシフトレジスタ１３へ
移送され伝送路１７へ送出される（ステップ８５４）。

５ＳＴＮの値が判定されることにより（ステ。

プ５５５）、ＣＲＣ演算（ステップ８５６）の必要算し
たときの余りと定義する。ここでは、５ＢＩＴＣの値は
「２」のままである。今、５ＳＴＮは「１」であるので
（ステップ５５８）、次回はデータのみを送信するよう
に５ＳＴＮを「２」に更新し、ＳＷＭ７に更新値を書き
込んで処理を終了する（ステップＳ５９，５６７）。こ
の時点の状態を第１１図（ｄ）に示す。

次の第７チヤネルの処理においては、ステップＳ２４に
おいて、５ＳＴＮ＝　ｒ２Ｊであるので、アドレス生成
部１１１によりメモリ３から２バイト分のデータがｒｌ
ｌｌｌｌＯｌｌｏｏｌｌｌｌｌｌＪがレジスタＡ１１１
５へ格納される（ステップ５３６）。データの送信完了
は２ビット分のみであり、１バイトに達していないので
５ＢＹＴＣは「０」である。このデータ列のうち最初の
２ピツレジスタＢへ移送する（ステップ５３９）（第１
１図（ｅ））。前回送信したデータの最後部には「１」
が２個連続したので、ロード回路１１１６は今回送出予
定のレジスタＢ１１１８のデータの先頭からト以降は左
へ１ビツトシフトさせ（ステップ５ｒｌＪが現われるビ
ット位置ＦＩＢ＝ｒ４Ｊを検出する（ステップ５４４）
。残りのビット数８−ＦＩＢ＝４が６個に満たないので
（ステップ８４６）、してカウントする（ステップ５５
１）。ここでの状態を第１１図（ｇ）に示す。

なお、ステップＳ４６において、残りビットが６個以上
ある場合はその中でｒｌＪが５個続くビット列があるか
否かを見て（ステップＳ４７゜５５０）、「０」挿入（
ステップ８４８，５４９）の必要の有無を判定する。

次に、アドレス生成回路１１１１でデータ送信が完了し
たバイトの更新を行ない（ステップ８５２．８５３）、
レジスタＢ１１１８の内容をシフトレジスタ１３へ移送
してデータを第７チヤネルへ送出する（ステップ５５４
）とともに、レジスタＡ１１１５の第２ビツト〜第８ビ
ツトの計７ビツトのデータに関してＣＲＣ演算→回路１
１１７によりＣＲＣ演算を行ない、途中結果２を５ＣＲ
Ｃに格納する（ステップ５５６）。また「０」挿入によ
り５ＢＩＴＣの値が変わるのでこれも更新する（ステッ
プ５５７）。次に、判定回路１１１９は送信すべきデー
タが全部送信できたか否かを見ては同様に５ＳＴＮ＝　
ｒ２Ｊにおける手順がくり返され、一方、５ＣＲＣはロ
ード回路１１１６により次々と更新される。

メモリ３上に記憶されている送信すべきデータの送信が
完了すると、ステップＳ６２．Ｓ６３゜Ｓ６４により５
ＳＴＮが５ＣＲＣを送出する状態であるｒ３Ｊ、ｒ４Ｊ
に更新され、次の処理時にはＣＲＣ演算結果である５Ｃ
ＲＣ（ｒＯＪ挿入を考えないで１６ビツト）の送信を開
始する（ステップＳ３５．Ｓ３８．Ｓ３９〜５５４）。

Ｓ　Ｓ　ＴＮ＝ｒ５Ｊでの処理が終り、５ＣＲＣの送信
が完了するとロード回路１１１６からこの連絡を受けた
５ＳＴＮ判定・更新回路１１３０は５ＳＴＮを「０」に
して（ステップ５６５）、送信報告編集回路１１１２に
指示を出して送信完了報告をＰＩＦ’０メモリ１０に入
力させてマイクロプロセッサ１に報告しくステップ゛５
６６）、次回はフラグを送信する。

次に、第１２図（ａ）〜（ｂ）を参照して受信動作の詳
細を説明する。

この一連の手順は伝送路１６上の各時分割チャネルに対
してくり返され、すなわち、上述のｔ。

Δを 十−〜ｔ　ｌ＋１の間に起動され処理を終了する。

この処理手順において、特に、ステップＳ８１はメモリ
８，９の読み出し処理、ステップＳ８２は受信動作起動
判定処理、ステップＳ８３は今回の動作を決定する処理
、ステップ３８４〜８８８は受信データからフラグパタ
ンを検出する処理、ステップ８９３〜８９８は受信デー
タの「０」削除処理、ステップＳ９９，５ＩＯＩは受信
し編集されたデータをメモリ３上の指定エリアに次々と
書き込む処理、ステップ５１００はＣＲＣ演算（受信用
）処理、ステップ８１０３〜５１０５は正常受信に対す
る終了通知処理、ステップ５１０２゜５１０６〜５１０
７は以上受信に対する異常通知処理を示している。

次に、具体例に従って処理手順を説明する。上述の送信
処理で説明したＨＤＬＣデータ「１１１１１０１００１
１０・・・・・・」を第７チヤネルで受信する場合につ
いて説明する。

まず、マイクロプロセッサ１は空き時間にＲＣＭ８の第
７語に制御コマンドを書き込んでおく（第１２図（ａ）
）。その後に第７チヤネルの受信処理時間が来ると、受
信制御部１１２が初期化され、ＲＣＭ８とＲＷＭ９の内
容を読みとって（ステップ５８１）、受信起動回路１１
２０がＲＡＣＴの値を判定する（ステップ５８２）。今
、ＲＡＣＴ＝「１」なので受信動作が起動され、ＨＤＬ
Ｃ受信回路１１２４でＲ３ＴＮの値が判定される（スフ
リアされており（ステップＳ　１０７）、本実施例では
この状態でもフラグパターンが到来している（ステップ
Ｓ９１，５９２）が、受信ユニット１１２はそれをフラ
グパタンとは認識していない。

ステップＳ８３において、前回はアイドル中だったこと
が判定されると、前回受信したデータを示すＰＲＤＡＴ
　（今は全てｒ　ｏ　Ｊ、）がレジスタＣ１１２３（４
拓ｅ第０〜７ビツト）へ、シフトレジスタ１２に受信し
たデータがレジスタＣ１１２３（第８〜１５ビツト）へ
それぞれ格納される（ステップ５８４）。今、送信元が
フラグパタンを５ＢＩＴＣ＝　ｒ２Ｊで送出したとする
と、レジスタＣＭ２３の状態は第１３図（ｂ）のように
なり、変形したフラグしか受信していないのでフラグパ
タンは検出されず（ステップＳ８６．Ｓ８８，５９０）
、今回の受信データをＰＲＤＡＴに格納して（ステップ
５９１−８９２）、第１回目の処理は終了する（第１３
図（Ｃ））。

次の処理ではＲ８ＴＮは「０」のままなので、再びステ
ップ８８４〜８８６の処理が行なわれるが、今回は第１
３図（ｄ）に示すように、ステップ８８６において、変
数Ｐ＝　ｒ６Ｊのときフラグパタンを検出できる（ステ
ップ８８６）ので、このＰ（すなわち、フラグパタンの
切れ目の位置）をＲＢＩＴＣとしくステップ５８７）、
次回からはデータ受信可能なようにＲ３ＴＮをｒｌＪに
して（ステップ５８８）、ＲＷＭ９を更新する（ステッ
プ８９１〜５９２）（第１３図（ｅ））。

次の処理では、ステップＳ８３においてＲ３ＴＮ＝　ｒ
ｌＪが検出され、ＰＲＤＡＴおよび受信データをレジス
タＣ１１２３に入力する（ステップ５９３）と、レジス
タＣ１１２３の第６ビツト〜第１３ビツトがフラグパタ
ンか否かを検出しくステップ５９４）、異なればデータ
であると判定しＲ８ＴＮを「２」に設定した後（ステッ
プ５９５）、受信したデータの中に５個連続した「１」
の有無を判定する（ステップ８９６）。この例の場合、
第１３図（ｇ）に示すように、レジスタＣの第６ビツト
〜第１０ビツトに「１」が連続しているので第１１ビツ
トの「０」を削除し、第１２ビツト以降のデータを１ビ
ツト右（ＬＳＢ側）にシフトし「０」削除回数を示すＣ
ＮＴＢ　（回路１１２４内）に「１」を入れる（ステッ
プ５９７）。

第６ビツトから８ビット分のデータが編集できるか否か
を判定する（ステップ５９８）。アドレス生成回路１１
２１によって生成されたアドレスＹ（＝ＲＡＤＤＲ＋Ｒ
ＢＹＴＣ）で指示されるメモリ３上のエリアに、レジス
タＣ１１２３の第６ビツト〜第１３ビツトを書き込み、
また、このデータのＣＲＣ演算をＣＲＣ演算回路１１２
５で行って途中結果をＲＣＲＣとしくステップＳ　１０
０）、アドレス生成回路１１２１でＲＢＹＴＣを１アツ
プし、ＲＢＩＴＣを更新する（ステップＳ　１０１）。

次に、判定回路１１２６によりＲＢＹＴＣとＲＤＬとを
比較して受信データ長が指定データ長より多くないかを
判定して（ステップＳ　１０２）、ＲＷＭ９を更新して
今回の動作を終了する（ステップ８９１〜５９２）。こ
のデータ受信処理はステップＳ９４においてフラグバタ
ンか検出される（正常終了）か、あるいはステップ５１
０２において判定回路１１２６がデータの異常受信を検
出する（異常終了）まで行なわれる。正常終了の場合は
、受信報告編集回路１１２２はその旨をＨＤＬＣ受信回
路１１２４から知らされ、ＣＲＣ演算結果ＲＣＲＣをＣ
ＲＣ演算回路１１２５から受けて受信報告を編集しＦＩ
ＦＯメモリ１０に入力してマイクロプロセッサ１に報告
しくステップＳ　１０４）、Ｒ８ＴＮが「３」に更新さ
れる（ステップＳ　１０５）。

異常終了の場合は受信報告編集回路１１２２がその旨を
判定回路１１２６から知らされ、マイクロプロセッサｌ
に報告しＲ８ＴＮを「３」にする（ステップ５１０６，
５１０７）。Ｒ８ＴＮが「３」に設定されると受信動作
はもう行なわれない。この後、メモリ３上の受信済デー
タを処理したマイクロプロセッサｌがＲＣＭ８の制御コ
マンドを書き換えることにより、再び第７チヤネルはア
イドル状態さらには受信状態となる。

なお、以上の実施例においては時分割多重伝送路のチャ
ネル数を３２チヤネル、■チャネルのビット数を８ビツ
トでそれぞれ説明したが、これらの数値には限定されな
い。例えば、チャネル数は２４チヤネルなどでも良い。

〔発明の効果〕

このように本発明によれば、ｎチャネルの時分割データ
送受信動作を１つの回路で行なえるので、時分割多重回
線を個別回線に分離することなく、ＨＤＬＣデータフレ
ームの送受信ができ、また、多大なビット数のシフトレ
ジスタも必要としないので、装置の実装面積およびコス
トを大幅に削減できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図（
ａ）および第２図（ｂ）はそれぞれ同実施例における時
分割多重回線のフレーム構成および各時分割多重チャネ
ル内のデータフレームフォーマットを示す図、第３図は
第１図における送信動作の概要を示すフローチャート、
第４図は第１図における受信動作の概要を示すフローチ
ャート、第５図〜第８図はそれぞれ第１図の各メモリ６
゜７．８．９の内部構成を示す図、第９図は第１図にお
ける送受信制御回路１１の詳細を示すブロック図、第１
０図（ａ）〜第１Ｏ図（ｅ）は第９図における送信動作
の詳細を示すフローチャート、第１１図（ａ）〜（ｈ）
は送信動作の一例を説明するための図、第１２図（ａ）
〜第１２図（ｂ）は第９図における受信動作の詳細を示
すフローチャート、第１３図（ａ）〜（ｈ）は受信動作
の一例を説明するための図である。 １・・・・・・マイクロプロセッサ、２，３・・・・・
・メモリ、４・・・・・・バス、５・・・・・・マイク
ロプロセッサインタフェース、６・・・・・・送信制御
メモリ、７・・・・・・送信用作業メモリ、８・・・・
・・受信制御メモリ、９・・・・・・受信用作業メモリ
、１０・・・・・・ＦＩＦＯメモリ、１１・・・・・・
送受信制御回路、１２．１３・・・・・・シフトレジス
第３図 筋４図 ｌ場） ｙＩ５（２） （話） 、身町乙　図 （言６） 第７図 （話） 石／ρ圀どの ■ ′ｆＪｌＯ図（シ２ 消ｌρ図（Ｃ） Ｑｌ ηｐ図（ａ）

Claims (6)

【特許請求の範囲】
1. （１）時分割多重信号線を介して入力するｎ（自然数）
   チャネルの多重化された直列受信データをｍビットの各
   受信用チャネルごとにシリアル・パラレル変換する第１
   のｍビットシフトレジスタと、 ｎチャネルの並列送信データをｍビットの各送信用チャ
   ネルごとにパラレル・シリアル変換して時分割多重信号
   線に出力する第２のｍビットシフトレジスタと、 前記送信および受信の各ｎチャネルの送受信データを格
   納するデータ記憶手段と、 前記送信用ｎチャネルの各々に対応して、送信指示およ
   び送信データの前記データ記憶手段上の格納先情報を含
   む送信制御コマンドを記憶する送信制御コマンド記憶手
   段と、 前記受信用ｎチャネルの各々に対応して、受信指示およ
   び受信データの前記データ記憶手段上の格納先情報を含
   む受信制御コマンドを記憶する受信制御コマンド記憶手
   段と、 前記送信用ｎチャネルの各々に対応して、前記送信用デ
   ータを時分割的に送信処理する上で必要な制御情報を記
   憶する送信作業用記憶手段と、 前記受信用ｎチャネルの各々に対応して、前記受信用デ
   ータを時分割的に受信処理する上で必要な制御情報を記
   憶する受信作業用記憶手段と、 前記第１のシフトレジスタから各受信チャネルの受信デ
   ータをｍビットごとに入力しＨＤＬＣ手順による受信制
   御を行って前記データ記憶手段に記憶する受信制御手段
   と、 前記データ記憶手段から各送信チャネルの送信データを
   ｍビットごとに読み出しＨＤＬＣ手順による送信制御を
   行って前記第２のシフトレジスタへ出力する送信制御手
   段と、 を備え、前記送信制御手段は各々の送信チャネルに割り
   当てられた時間に当該チャネルに対する送信制御を時分
   割的に行なうように、前記時間内で送信済の該当チャネ
   ルに関する前記制御情報を前記送信作業用メモリから読
   み出して送信制御を行ない今回送信分のｍビットデータ
   を編集した後該送信分データに関して前記送信作業用メ
   モリの前記制御情報を更新し、 前記受信制御手段は各々の受信チャネルに割り当てられ
   た時間に当該チャネルに対する受信制御を時分割に行な
   うように、前記時間内で受信済の該当チャネルに関する
   前記制御情報を前記受信作業用メモリから読み出し今回
   受信分のｍビットデータにより受信制御を行ない、該受
   信分データに関して前記受信作業用メモリの前記制御情
   報を更新することを特徴とする時分割多重化伝送路にお
   けるＨＤＬＣデータフレーム送受信方式。
2. （２）前記送信作業用メモリ内の前記制御情報は、ＨＤ
   ＬＣ手順に基づく「０」挿入を行うために、当該送信チ
   ャネルに前回送信したデータの最後尾における連続する
   「１」の個数を示す情報を含むことを特徴とする請求項
   （１）記載の時分割多重化伝送路におけるＨＤＬＣデー
   タフレーム送受信方式。
3. （３）前記送信作業用メモリ内の前記制御情報は、当該
   送信チャネルに前回処理までに送信済のデータについて
   のＣＲＣ演算の途中結果を示す情報を含むことを特徴と
   する請求項（１）記載の時分割多重化伝送路におけるＨ
   ＤＬＣデータフレーム送受信方式。
4. （４）前記送信作業用メモリ内の前記制御情報は、バイ
   ト単位で前記データ記憶手段上に管理されている送信デ
   ータに対する当該送信チャネルに今回送信すべきデータ
   の先頭ビット位置を示す情報を含むことを特徴とする請
   求項（１）記載の時分割多重化伝送路におけるＨＤＬＣ
   データフレーム送受信方式。
5. （５）前記受信作業用メモリ内の前記制御情報は、当該
   受信チャネルで前回処理までに受信して前記データ記憶
   手段に記憶した受信データについてのＣＲＣ演算の途中
   結果を示す情報を含むことを特徴とする請求項（１）記
   載の時分割多重化伝送路におけるＨＤＬＣデータフレー
   ム送受信方式。
6. （６）前記受信作業用メモリ内の前記制御情報は、当該
   受信チャネルで前回処理で受信したデータと、該データ
   と今回受信したデータとを合わせたビット列のうち、今
   回ＨＤＬＣ手順により受信制御すべきデータの先頭ビッ
   ト位置を示す情報とを示す情報とを含むことを特徴とす
   る請求項（１）記載の時分割多重化伝送路におけるＨＤ
   ＬＣデータフレーム送受信方式。