JP2971663B2 - 障害検出方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、時分割多重化して情報
の伝送を行える交換機において、特に多重回線（ハイウ
ェイ）上の障害を検知してその発生箇所を検出する技術
に関する。

【０００２】

【従来の技術】最近では、高品質伝送、高速性、低誤り
率等の特質を有するディジタル通信方式が注目され、高
度に発達したアナログ通信方式にかわりディジタル通信
方式が普及してきている。

【０００３】ディジタル通信方式では、音声等のアナロ
グ情報をもディジタル情報に符号化し、データ、音声を
統合的に取り扱う。ここで、ディジタル交換機は、多数
の加入者から送信されてくる情報を、時分割多重化して
ハイウェイと呼ばれる高速通信路にのせて内部処理を行
う。すなわち、ハイウェイでは、各加入者毎に割り当て
られるタイムスロットに各加入者からの情報を書き込
み、複数の加入者回線を１本の高速通信路で伝送するこ
とができる。

【０００４】一方、内部処理として、各タイムスロット
をそのタイムスロットに格納されている情報の送信先情
報（呼制御情報）に基いて通話パスの形成を行い、これ
を交換網へ送出する処理が行われる。

【０００５】通話パスの形成は、時間スイッチと空間ス
イッチの組み合せからなるスイッチ回路部により行わ
れ、時間スイッチは、時分割多重化された情報を同一ハ
イウェイ上でタイムスロットの位置を入れ替えるもので
あり、空間スイッチは、複数本のハイウェイにまたがっ
て、ハイウェイ相互間の情報の交換接続、すなわち、ハ
イウェイの各タイムスロット内に格納されている情報を
希望するハイウェイのタイムスロット位置に格納させる
ものである。これらの時間スイッチ及び空間スイッチ各
々の動作は、複数のプロセッサからなる中央処理装置に
より制御され、中央処理装置は各加入者からの発呼情報
に基いて各スイッチを動作させて目的のパスを形成す
る。

【０００６】これにより、交換機内部における呼損失率
の小さい通話路の実現が行うことが可能となる。さらに
また、交換機の処理能力の向上を図る上で、交換機単位
の取り扱う情報量の増加、すなわち加入者回線の増加に
より単一のハイウェイへ多重化されるチャネル数も多く
なってきている。しかし、チャネル数が多くなると、伝
送速度等が遅くなり、逆に処理能力が低下する。そこ
で、最近では、ハイウェイを複数備える交換機が利用さ
れるようになってきている。

【０００７】ここで、精度の高い通信を行うために、交
換機内部の障害、特にハイウェイ上の障害を早急に検出
し、復旧する必要がある。従来では、ハイウェイ上の障
害を検出するためにパイロット検出方式がとられてい
る。これを図に基いて説明する。

【０００８】図７は、ディジタル交換機の概略構成を示
すブロック図である。同図に示す交換機では、４本のハ
イウェイ１０６を取り扱い、これらのハイウェイ１０６
上には、二段のスイッチＳＷ０とスイッチＳＷ１とが設
けられている。

【０００９】そして、スイッチＳＷ０の前段には、ハイ
ウェイ１０６上を伝送される任意のタイムスロットにパ
イロットパターン（”５５”、”ＡＡ”の繰り返し）を
挿入するパイロットジェネレータ１０２を、スイッチＳ
Ｗ１の後段には、ハイウェイ１０６上を伝送されるタイ
ムスロットから前記のパイロットパターンを格納してい
るタイムスロットを検出し、このパイロットパターンが
パイロットジェネレータ１０２で書き込まれたパイロッ
トパターンと一致するか否かを検出するパイロットチェ
ッカー１０５を設けてある。

【００１０】制御部１０７は、パイロットジェネレータ
１０２、スイッチＳＷ０、スイッチＳＷ１、パイロット
チェッカー１０５の各動作を制御する。この方式では、
制御部１０７は、パイロットジェネレータ１０２を通過
するタイムスロットから空き状態にあるタイムスロット
を検知し、このタイムスロットにパイロットジェネレー
タ１０２によりパイロットパターンを書き込ませる。

【００１１】次に、制御部１０７は、スイッチＳＷ０及
びスイッチＳＷ１を動作させて任意のパスを設定し、パ
イロットジェネレータ１０５によりスイッチＳＷ０及び
スイッチＳＷ１を経て伝送されてくる当該タイムスロッ
トからパイロットパターンを検出させると共に、パイロ
ットジェネレータ１０２で書き込んだパイロットパター
ンとここで検出させたパイロットパターンを照合させて
両者が一致するか否かをチェックさせる。

【００１２】そして、双方のパイロットパターンが不一
致の場合には、図中の区間Ｌにおいて当該パイロットパ
ターンを格納していたタイムスロットの経路上に障害が
あることを検出することができる。

【００１３】

【発明が解決しようとする課題】しかし、前記したパイ
ロット検出方式では、パイロットジェネレータとパイロ
ットチェッカーとの間に張られたハイウェイ上の障害し
か検出できない。すなわち、パイロットジェネレータと
スイッチとの間で発生した障害なのか、スイッチ間で発
生した障害なのか、スイッチとパイロットチェッカーと
の間で発生した障害なのかを特定できなかった。このた
め、パイロットチェッカーにより障害を検出した場合、
当該障害の復旧作業を行うには先ず障害発生箇所を検出
しなければならず、復旧作業に非常な手間がかかるとい
う問題があり、交換機の処理能力の低下を招いていた。

【００１４】さらに、パイロットジェネレータとパイロ
ットチェッカーとの間にスイッチ、演算回路等の構成要
素が多数含まれる場合には、当該障害の発生箇所を特定
することが困難であった。一方、この方式により障害発
生箇所を検出するためには、ハイウェイを複数の区間に
分割し、各区間毎にパイロットジェネレータとパイロッ
トチェッカーを設うけなければならず、ハードウェアが
増加してしまい、不経済であった。

【００１５】そこで、本発明は前記問題点に鑑みてなさ
れたものであり、ハードウェア量を極力少なくし、障害
の発生箇所を特定可能な交換機システムを提供すること
を技術的課題とする。

【００１６】

【課題を解決するための手段】本発明では、前記課題を
解決するために以下のようにした。これを図１の原理図
に基いて説明する。

【００１７】本発明にかかる交換機は、多重化部１、ジ
ェネレータ２、演算部３、スイッチ回路部４、判別部
５、制御部６、判定情報格納部９を備える。ここで、前
記多重化部１、ジェネレータ２、演算部３、スイッチ回
路部４、判別部５は少なくとも１本のハイウェイ８で接
続されている。

【００１８】前記多重化部１は、当該交換機が取り扱う
複数の加入者回線を時分割多重化し、それぞれの加入者
回線にハイウェイ上のタイムスロットを割り当てるもの
である。

【００１９】ジェネレータ２は、多重化部１から出力さ
れるタイムスロットから空き状態にあるタイムスロット
を検出してそのタイムスロットに任意の試験データを書
き込むものである。

【００２０】演算部３は、前記ジェネレータ２により試
験データを書き込まれたタイムスロットを検知してそこ
に格納されている試験データに対して任意の演算処理を
施すものである。

【００２１】スイッチ回路部４は、各タイムスロット毎
に呼制御情報に基いてパスのスイッチングを行う回路で
ある。判別部５は、スイッチ回路部４から出力されるタ
イムスロットから試験データを格納しているタイムスロ
ットを検知して、そのタイムスロットから試験データを
抽出し、その正誤性を判別するものである。

【００２２】判定情報格納部９は、前記判別部５により
判別された正誤情報及び当該タイムスロットの通過した
パス情報と照らし合わせて、障害の発生箇所を判定する
ための判定情報を格納するものである。

【００２３】制御部６は、前記各部の制御を行うと共
に、判別部５により判別された正誤情報と判定情報格納
部９に格納されている判定情報とを参照して障害の発生
箇所を特定するものである。

【００２４】また、前記スイッチ回路部４が複数段のス
イッチから構成される場合には、各スイッチの前段に演
算回路３を設けるようにする。そして、前記ジェネレー
タ２は、空き状態にあるタイムスロットに任意の定数を
書き込むようにし、演算部３は、この定数に加算、減
算、乗算、除算から選択される演算処理を行うようにす
る。

【００２５】一方、複数の加入者回線を時分割多重化し
て運用する交換機において、多重化部１、ジェネレータ
２、スイッチ回路部４、判別部５、制御部６、判定情報
格納部９を備えるようにしてもよい。

【００２６】この場合、前記制御部６は、ジェネレータ
２から出力されるタイムスロット毎に通過すべきパスを
スイッチ回路部４により予め固定するようにする。そし
て、ジェネレータ２においては、１本のハイウェイから
少なくとも二つのタイムスロットに試験データを書き込
むようにする。この場合には、各ハイウェイ上のタイム
スロットを相互に異なるパスへ送出されるようにスイッ
チ回路部４のスイッチングを行う。

【００２７】

【作用】本発明によれば、先ず、スイッチ回路部４の前
段に演算回路３を設けた場合には、制御部６は、複数本
の多重化回線７を多重化部１により１本のハイウェイ８
に時分割多重化させる。そして、ジェネレータ２により
各ハイウェイ８から空き状態にあるタイムスロットを検
出して、そこに試験データ、例えば任意の定数値を書き
込ませる。

【００２８】次に、演算部３により各ハイウェイ８上を
伝送されてくるタイムスロットから前記試験データの書
き込まれたタイムスロットを検出させると共に、そのタ
イムスロットから試験データを抽出し、この試験データ
に任意の演算処理、例えば、任意の値を加算する処理を
行わせ、この処理結果を当該タイムスロットに再度書き
込ませる。

【００２９】そして、スイッチ回路部４では、前記タイ
ムスロットに対して任意のパスをスイッチングにより設
定させる。さらに、判別部５では、スイッチ回路部４か
ら出力された前記タイムスロットから演算処理を施され
た試験データを読み出させ、このデータの正誤性を判別
させる。

【００３０】ここで、当該試験データが誤情報の場合に
は、制御部６は、当該交換機内のハイウェイ８上に障害
が発生したことを認識して、試験データを書き込まれた
タイムスロットの経路情報と、判定情報格納部９に格納
されている判定情報とを参照してハイウェイ８上の何処
で障害が発生したかを検出する。例えば、判定情報格納
部９には、判定情報として演算部３の前段のハイウェイ
８すなわち多重化部１と演算部３とを接続するハイウェ
イ区間、または演算部３の後段のハイウェイ８すなわち
演算部３と判別部５とを接続するハイウェイ区間で障害
が発生した場合に、判別部５で読み出される試験データ
のパターン情報をタイムスロットの通過した経路毎に対
応させて格納してある。これにより、制御部６は、当該
タイムスロットの経路情報に基いて判定情報を参照し、
当該障害の発生箇所を特定することが可能となる。

【００３１】さらに、スイッチ回路部４が複数段のスイ
ッチ群からなる場合には、各スイッチの前段に演算部３
を設け、相隣合う演算部３間を接続するハイウェイ区間
毎に障害発生箇所を特定することが可能となる。

【００３２】一方、スイッチ回路部４において各タイム
スロット毎にパスの固定を行った場合には、制御部６
は、多重化部１により多重化された各ハイウェイを監視
して空き状態にあるタイムスロットを検出して、このタ
イムスロットにジェネレータ２により試験データを書き
込ませる。

【００３３】そして、ジェネレータ２で試験データを書
き込まれたタイムスロットは、スイッチ回路部４で固定
されたパスへ出力される。このとき、制御部６は、前記
試験データの正確な情報及び当該タイムスロットの通過
すべきパスを前記判別部に通知する。

【００３４】判別部５は制御部６から通知されたパスを
監視してジェネレータ２から出力されるタイムスロット
から当該試験データを抽出し、これと前記制御部６から
通知された情報とを照合する。

【００３５】前記双方の試験データが不一致の場合に
は、制御部６は、当該タイムスロットの通過したパス情
報と前記判定情報格納部９に格納されている判定情報か
ら障害の発生箇所を特定することが可能となる。

【００３６】固定パスに対応した障害発生箇所の判定情
報が格納されており、障害発生時に障害発生箇所を特定
するために最小限必要な情報が格納されている。そし
て、第１のハイウェイ上を伝送されるタイムスロットＡ
をスイッチ回路部４を介して再度第１のハイウェイに出
力すると共に、第２のハイウェイ上を伝送されるタイム
スロットＢをスイッチ回路部４を介して第１のハイウェ
イに出力する固定パスを設定した場合、タイムスロット
Ａ及びタイムスロットＢから誤情報が判別されると、両
者の共通パスであるハイウェイ区間、すなわちスイッチ
回路部４と判別部５との間に張られた第１のハイウェイ
に障害が発生したことを判別できるここで、前記制御部
６は、同一のハイウェイから空き状態にあるタイムスロ
ットを少なくとも二つ検出し、各々のタイムスロットに
ジェネレータ２により試験データを書き込ませるように
してもよい。この場合、これらのタイムスロットが前記
スイッチ回路部４を通過する際に、タイムスロット毎に
異なる固定パスを設定するようにする。これにより、判
定情報の精度を向上させることが可能となる。

【００３７】

【実施例】以下に、本発明の具体的な実施例を説明す
る。 （実施例１）本実施例１における障害検出システムの概
略構成を図２に示す。

【００３８】本実施例１における障害検出システムは、
交換機において、多重化部１１、本発明にかかるジェネ
レータとしての定数設定回路１２、第１演算回路１８
ａ、第１スイッチ回路１３ａ、第２演算回路１８ｂ、第
２スイッチ回路１３ｂ、判別部としての演算結果認識回
路１４、網インタフェース部１５、本発明にかかる制御
部としてのＣＰＵ１６とを有し、多重化部１１、定数設
定回路１２、演算回路１８、スイッチ回路１３、演算結
果認識回路１４、網インタフェース部１５は４本のハイ
ウェイ１７により接続されている。さらに、前記ＣＰＵ
１６には、判定情報格納部１９が接続されている。

【００３９】本実施例１では、便宜上多重化部１１と第
１演算回路１８ａ間を区間０、第１演算回路１８ａと第
２演算回路１８ｂ間を区間１、第２演算回路と演算結果
認識回路１４間を区間２とした。

【００４０】前記した多重化部１１は、複数の加入者と
当該交換機とを接続する複数の加入者回線を時分割多重
化してハイウェイ１７上のタイムスロットを加入者回線
毎に割り当てるものである。

【００４１】定数設定回路１２は、多重化部１１より出
力された各タイムスロットから空き状態にあるタイムス
ロットを検知し、これに特定の定数を書き込む回路であ
る。演算回路１８は、本実施例１においては、前記定数
設定回路１２により書き込まれた定数に対して特定値を
加算する回路である。

【００４２】スイッチ回路１３は、各ハイウェイ１７上
のタイムスロット毎に呼制御情報に基いてパスを設定す
るスイッチである。演算結果認識回路１４は、スイッチ
回路１３を介して伝送されくる前記タイムスロットを検
知してここに格納されている演算結果の値を抽出するも
のである。

【００４３】網インタフェース部１５は、当該交換機と
交換網とのインタフェースを行うものである。制御部と
してのＣＰＵ１６は、前記各部の制御を行うものであ
る。

【００４４】図３は、本実施例１における判定情報の具
体例を示す図である。本実施例１では、ハイウェイ１７
上の障害として”００”スタックエラーと、”ＦＦ”ス
タックエラーとを例にとって説明する。

【００４５】本実施例１では、定数設定回路１２では、
多重化部１１から出力されるタイムスロットに定数”８
０Ｈ”を書き込むようにした。これに対して第１演算回
路１８ａでは、この”８０Ｈ”に対して”８１Ｈ”を加
算する演算処理を行い、第２演算回路１８ｂでは、第１
演算回路１８ａの演算結果にさらに”８１Ｈ”を加算す
る演算処理を行う。ここでは、各値を１６進法で表示し
ているが、実際の内部処理は、２進法で行われ、その有
効桁数は８桁としている。

【００４６】そして、１６進法で有効桁数を２桁とし、
３桁以上は桁上げするようにした。ここで、”８０Ｈ”
を２進法で表すと”１０００００００（２進法）”とな
り、”８１Ｈ”は、”１００００００１”となる。

【００４７】例えば、同図において演算結果Ａは、第１
演算回路１８ａによる演算結果であり、 ８０Ｈ＋８１Ｈ＝１０１ となり、有効桁数が２桁なので３桁以上を桁上げして演
算結果Ａの値は、”０１”となる。

【００４８】次に、演算結果Ｂは、第２演算回路１８ｂ
による演算結果であり、 １０１Ｈ＋８１Ｈ＝１８２Ｈ となり、３桁以上を桁上げして演算結果Ｂの値は、”８
２”となる。従って、演算結果認識回路１４で認識され
る演算結果は、”８２”となる。

【００４９】これに対して多重化部１１からハイウェイ
Ａ（１７ａ）に出力されるタイムスロットに”００”ス
タックエラー、すなわちハイウェイＡ（１７ａ）の区間
０において”００”スタックエラーが生じた場合、タイ
ムスロットから検出される値は、”００００００００
（２進法）”となり、第１演算回路１８ａでは、 の加算処理が行われ、この演算結果Ａの値は、”８１
Ｈ”となる。

【００５０】さらに、演算結果Ｂは、前記演算結果Ａの
値に”８１Ｈ”を加算した値、８１Ｈ＋８１Ｈ＝１０２
Ｈとなり、３桁以上を桁上げして演算結果Ｂの値は、”
０２”となる。従って、演算結果認識回路１４で認識さ
れる演算結果は、”０２”となる。

【００５１】また、多重化部１１からハイウェイＡ（１
７ａ）に出力されるタイムスロットに”ＦＦ”スタック
エラー、すなわちハイウェイＡ（１７ａ）の区間０にお
いて”ＦＦ”スタックエラーが生じた場合には、第１演
算回路１８ａに入力されたタイムスロットからは、”１
１１１１１１１（２進法）”が検出され、これに”８１
Ｈ”（２進法で１００００００１）を加算すると、 となる。この演算結果Ａ”１１０００００００”を１６
進法で表すと、”１８０”であり、有効桁数は２桁なの
で、演算結果Ａは”８０”となる。

【００５２】さらに、演算結果Ｂは、前記演算結果Ａの
値に”８１Ｈ”を加算した値、 ８０Ｈ＋８１Ｈ＝１０１Ｈ であり、３桁以上を桁上げして”０１”となる。従っ
て、演算結果認識回路１４で認識される演算結果は、”
０１”となる。

【００５３】次に、ハイウェイＡ（１７ａ）の区間１に
おいて”００”スタックエラーが生じた場合には、区間
０は正常であるから演算結果Ａは、”０１”となるがこ
の演算結果Ａの値を格納するタイムスロットが区間１に
おいて”００”スタックエラーを生じると、第２演算回
路１８ｂに入力される際には、当該タイムスロットのデ
ータは”００”となる。このため、第２演算回路１８ｂ
では、 ００Ｈ＋８１Ｈ＝８１Ｈ となる。すなわち、ハイウェイＡ（１７ａ）の区間１で
障害が発生した場合には、この区間１を通過したタイム
スロットのデータは、”８１Ｈ”となる。

【００５４】また、ハイウェイＡ（１７ａ）の区間１に
おいて”ＦＦ”スタックエラーが生じた場合には、区間
０は正常であるから、演算結果Ａは、”０１”となる
が、これを格納するタイムスロットが区間１において”
ＦＦ”スタックエラーを生じると、第２演算回路１８ｂ
に入力される際、当該タイムスロットからは、”１１１
１１１１１（２進法）”が検出される。そして、第２演
算回路１８ｂでは、これに”８１Ｈ”を加算する処理が
行われ、 となる。この演算結果Ｂ”１１０００００００”を１６
進法で表すと、”１８０”であり、有効桁数は２桁なの
で、演算結果Ｂは”８０”となる。従って、演算結果認
識回路１４で認識される演算結果は、”８０”となる。

【００５５】さらに、ハイウェイＡ（１７Ａ）の区間２
において”００”スタックエラーが生じた場合には、演
算結果認識回路１４に入力されたタイムスロットから
は、”００００００００（２進法）”が検出される。

【００５６】また、ハイウェイＡ（１７Ａ）の区間にお
いて”ＦＦ”スタックエラーが生じた場合には、演算結
果認識回路１４に入力されたタイムスロットからは、”
１１１１１１１１（２進法）”が検出される。

【００５７】従って、本実施例１によれば、ＣＰＵ１６
は、多重化部１１から各ハイウェイ１７上に送出される
タイムスロットを監視して、空き状態にあるタイムスロ
ットを認識すると、これに定数設定回路１２により定数
値”８０Ｈ”を書き込ませる。

【００５８】さらに、第１演算回路１８ａにより、前記
タイムスロットの定数値”８０Ｈ”に”８１Ｈ”を加算
させると共に、第１スイッチ回路１３ａにおいて任意の
パスをスイッチングにより設定させる。

【００５９】そして、第２演算回路１８ｂにおいて前記
タイムスロットから第１演算回路１８ａの演算結果Ａを
検出させ、これに”８１Ｈ”を加算させると共に、第２
スイッチ回路１３ｂにおいて任意のパスをスイッチング
により設定させる。

【００６０】演算結果認識回路１４では、前記タイムス
ロットから第２演算回路１８ｂの演算結果Ｂを検出さ
せ、この正誤制を判別させる。すなわち、当該演算結果
Ｂの値が”８２Ｈ”であるか否かを判別させる。

【００６１】ここで、演算結果認識回路１４により演算
結果Ｂと”８２Ｈ”とが不一致であることを判別される
と、ＣＰＵ１６は、判定情報格納部１９から当該演算結
果Ｂと同値の障害情報を検出し、障害発生箇所を特定す
る。

【００６２】したがって、当該交換機内に張られたハイ
ウェイ１７の何処で障害が発生したのかをスムースに判
別することが可能である。 （実施例２）本実施例２における障害検出システムの概
略構成を図４に示す。

【００６３】本実施例２における障害検出システムは、
交換機において、多重化部１１、本発明にかかるジェネ
レータとしてのパイロットジェネレータ２０、第１スイ
ッチ回路１３ａ、第２スイッチ回路１３ｂ、判別部とし
てのパイロットチェッカー２１、網インタフェース部１
５、本発明にかかる制御部としてのＣＰＵ１６とを有
し、多重化部１１、スイッチ回路１３、パイロットチェ
ッカー２１、網インタフェース部１５は４本のハイウェ
イ１７により接続されている。さらに、前記ＣＰＵ１６
には、判定情報格納部１９が接続されている。

【００６４】本実施例２では、便宜上多重化部１１と第
１スイッチ回路１３ａ間を区間０、第１スイッチ回路１
３ａと第２スイッチ回路１３ｂ間を区間１、第２スイッ
チ回路１３ｂとパイロットチェッカー２１間を区間２と
した。

【００６５】前記した多重化部１１は、複数の加入者と
当該交換機とを接続する複数の加入者回線を時分割多重
化してハイウェイ１７上のタイムスロットを加入者回線
毎に割り当てるものである。

【００６６】パイロットジェネレータ２０は、本実施例
２においては、多重化部１１より出力されたタイムスロ
ットから空き状態にある二つのタイムスロットを検知
し、これに本発明にかかる試験データとしてのパイロッ
トパターンを書き込む回路である。パイロットパターン
は、例えば、”５５Ｈ”、”ＡＡＨ”等の数値である。

【００６７】スイッチ回路１３は、各ハイウェイ１７上
のタイムスロット毎に呼制御情報に基いて固定パスを設
定するスイッチである。本発明にかかる判別部としての
パイロットチェッカー２１は、スイッチ回路１３を介し
て伝送されくる前記タイムスロットからパイロットパタ
ーンを抽出して、パイロットジェネレータ２０による書
き込み時のパイロットパターンと当該抽出時のパイロッ
トパターンとを照合し、両者が一致するか否かを判別す
るものであり、各ハイウェイ１７毎に設けた。

【００６８】ここでは、ハイウェイＡ（１７ａ）上に設
けたパイロットチェッカーをパイロットチェッカー２１
ａ、ハイウェイＢ（１７ｂ）上に設けたパイロットチェ
ッカーをパイロットチェッカーＢ（２１ｂ）、ハイウェ
イＣ（１７ｃ）上に設けたパイロットチェッカーをパイ
ロットチェッカーＣ（２１ｃ）、ハイウェイＤ（１７
ｄ）上に設けたパイロットチェッカーをパイロットチェ
ッカーＤ（２１ｄ）とした（図示せず）。

【００６９】網インタフェース部１５は、当該交換機と
交換網とのインタフェースを行うものである。制御部と
してのＣＰＵ１６は、前記各部の制御を行うものであ
る。

【００７０】図５に本実施例２におけるスイッチ回路１
３の固定パスの設定形態の具体例を示す。本実施例２に
おいては、ＣＰＵ１６からの呼制御情報に従って固定パ
スを設定する。ここでは、ハイウェイ１７上をパイロッ
トパターンが書き込まれたタイムスロット０（ＴＳ０）
とタイムスロット１（ＴＳ１）とが伝送されてきた場
合、タイムスロット０を同一ハイウェイ１７上へ送出
し、タイムスロット１を追番のハイウェイ１７、すなわ
ち、ハイウェイＡ（１７ａ）からハイウェイＢ（１７
ｂ）へ、ハイウェイＢ（１７ｂ）からハイウェイＣ（１
７ｃ）へ、ハイウェイＣ（１７ｃ）からハイウェイＤ７
ｄへ、ハイウェイＤ（１７ｄ）からハイウェイＡ（１７
ａ）へ各々送出するようにしている。

【００７１】例えば、ハイウェイＡ（１７ａ）から抽出
されたタイムスロットＡ０は、ハイウェイＡ（１７ａ）
上を、区間０、区間１、区間２を経てパイロットチェッ
カー２１へ伝送される。

【００７２】一方、ハイウェイＡ１７から抽出されたタ
イムスロットＡ１は、ハイウェイＡ（１７ａ）上の区間
０、ハイウェイＢ（１７ｂ）上の区間１、ハイウェイＣ
（１７ｃ）上の区間２を経てパイロットチェッカー２１
へ伝送される。

【００７３】同様にしてタイムスロットＢ０はハイウェ
イＢ（１７ｂ）上のパイロットチェッカーＢ（２１ｂ）
へ、タイムスロットＢ１はハイウェイＤ（１７ｄ）上の
パイロットチェッカーＤ（２１ｄ）へ伝送される。

【００７４】タイムスロットＣ０はハイウェイＣ（１７
ｃ）上のパイロットチェッカーＣ（２１ｃ）へ、タイム
スロットＣ１はハイウェイＡ（１７ａ）上のパイロット
チェッカーＡ（２１ａ）へ伝送される。

【００７５】タイムスロットＤ０は、ハイウェイＤ（１
７ｄ）上のパイロットチェッカーＤ（２１ｄ）へ、タイ
ムスロットＤ１は、ハイウェイＢ（１７ｂ）上のパイロ
ットチェッカーＢ（２１ｂ）へ伝送される。

【００７６】つまり、各ハイウェイ１７上に設けたパイ
ロットチェッカー２１には、二つのタイムスロットが入
力されるようにした。図６に本実施例２における判定情
報格納部１９の具体例を示す。

【００７７】本実施例２における障害情報は、パイロッ
トチェッカー２１においてタイムスロットのパイロット
パターンが正誤を正しければ”０”、誤っていれば”
Ｘ”で示すようすると共に、パイロットチェッカー２１
には、常に二つのタイムスロットが入力されるので、判
定情報は２桁で表示するようにした。例えば、ハイウェ
イＡ（１７ａ）を経てパイロットチェッカー２１にタイ
ムスロット０とタイムスロット１が入力された場合、タ
イムスロット０のパイロットパターンが誤情報であると
障害情報は”Ｘ０”となり、タイムスロット１のパイロ
ットパターンが誤情報であると障害情報は”０Ｘ”、タ
イムスロット０及びタイムスロット１のパイロットパタ
ーンが誤情報であると障害情報は”ＸＸ”となる。

【００７８】そして、当該判定情報格納部１９には、上
記した障害情報をハイウェイ１７及び障害発生箇所に対
応させて格納させている。すなわち、ハイウェイＡ（１
７ａ）の区間０で障害が発生した場合には、この区間を
通過するタイムスロットは、タイムスロットＡ０のみで
あり、これはパイロットチェッカーＡ（２１ａ）に入力
されるので、パイロットチェッカーＡ（２１ａ）におい
て障害情報は、”Ｘ０”となる。

【００７９】また、ハイウェイＡ（１７ａ）の区間１で
障害が発生した場合には、この区間を通過するタイムス
ロットは、タイムスロットＡ０とタイムスロットＤ１で
あり、タイムスロットＡ０は、パイロットチェッカーＡ
（２１ａ）へ入力されるので、パイロットチェッカーＡ
（２１ａ）において障害情報は、”Ｘ０”となる。一
方、タイムスロットＤ１は、パイロットチェッカーＢ
（２１ｂ）へ入力されるので、パイロットチェッカーＢ
（２１ｂ）において障害情報は、”０Ｘ”となる。

【００８０】次に、ハイウェイＡ（１７ａ）の区間２で
障害が発生した場合には、この区間を通過するタイムス
ロットは、タイムスロットＡ０とタイムスロットＣ１で
あり、タイムスロットＡ０は、パイロットチェッカーＡ
（２１ａ）へ入力されると共に、タイムスロットＣ１も
パイロットチェッカーＡ（２１ａ）へ入力されるので、
パイロットチェッカーＡ（２１ａ）において障害情報
は、”ＸＸ”となる。パイロットチェッカーＢ（２１
ｂ）、パイロットチェッカーＣ（２１ｃ）、パイロット
チェッカーＤ（２１ｄ）についても同様である。

【００８１】従って、本実施例２によれば、ＣＰＵ１６
は、多重化部１１から各ハイウェイ１７上に送出される
タイムスロットを監視して、空き状態にある二つのタイ
ムスロット０とタイムスロット１とを認識すると、これ
らにパイロットジェネレータ２０によりパイロットパタ
ーン”５５Ｈ”を書き込ませ、各ハイウェイ１７上に送
出する。

【００８２】そして、スイッチ回路１３ａにおいて、前
記タイムスロット０及びタイムスロット１の固定パスを
スイッチングにより設定させ、前記タイムスロット０を
同一ハイウェイ１７上に送出させると共に、タイムスロ
ット１を追番のハイウェイ１７へ送出させる。

【００８３】さらに、第２スイッチ回路１３ｂにおい
て、前記タイムスロット０及びタイムスロット１の固定
パスをスイッチングにより設定させ、前記タイムスロッ
ト０を同一ハイウェイ１７上に送出させると共に、タイ
ムスロット１を追番のハイウェイ１７へ送出させる。

【００８４】前記タイムスロット０を伝送するハイウェ
イ１７上のパイロットチェッカー２１は、このタイムス
ロット０からパイロットパターンを検出し、これとパイ
ロットジェネレータ２０において書き込まれたパイロッ
トパターン”５５”とを照合し、正誤を判別する。

【００８５】一方、タイムスロット１を伝送するハイウ
ェイ１７上のパイロットチェッカー２１は、このタイム
スロット１からパイロットパターンを検出し、これとパ
イロットジェネレータ２０において書き込まれたパイロ
ットパターン”５５”とを照合し、正誤を判別する。

【００８６】ここで、少なくとも一方のタイムスロット
からパイロットパターンの誤情報が判別された場合に
は、ＣＰＵ１６は、各ハイウェイ１７上に設けられたパ
イロットチェッカーの障害情報を検知して、これらの障
害情報と判定情報格納部１９に格納されている判定情報
とを比較して障害発生箇所を特定する。

【００８７】例えば、パイロットチェッカーＡ（２１
ａ）の障害情報が”Ｘ０”、パイロットチェッカーＢ
（２１ｂ）の障害情報が”０Ｘ”、パイロットチェッカ
ーＣ（２１ｃ）の障害情報が”００”、パイロットチェ
ッカーＤ（２１ｄ）の障害情報が”００”である場合に
は、ＣＰＵ１６は、判定情報格納部１９を参照して当該
障害の発生箇所をハイウェイＡ（１７ａ）の区間１であ
ることを特定することができる。

【００８８】これにより、当該交換機では、ハイウェイ
Ａ（１７ａ）の区間１の復旧作業を開始すると共に、当
該区間１以外のハイウェイ１７を使用して引続き内部処
理を行うことが可能となる。

【００８９】また、実施例２においてはスイッチ回路に
より固定パスの設定を行ったが、スイッチ回路の代わり
にセレクタを用いてもよい。この場合は、任意のタイム
スロットにパイロットパターンを書き込み、セレクタに
おいてセレクタ信号（選択信号）によりタイムスロット
の送出先のハイウェイ１７を決定する。

【００９０】

【発明の効果】本発明によれば、交換機内に張られたハ
イウェイの障害発生箇所を特定でき、当該障害の復旧作
業をスムースに行うことができると共に、障害発生箇所
以外のハイウェイを使用して内部処理を引続き実行する
ことが可能となる。

【００９１】さらに、ハードウェアの増加を防止するこ
とができ、経済的である。

【図面の簡単な説明】

【図１】本発明の原理図

【図２】本実施例１におけるハイウェイ障害検出システ
ムの構成ブロック図

【図３】本実施例１における判定情報の具体例

【図４】本実施例２における障害検出システムの構成ブ
ロック図

【図５】本実施例２におけるスイッチ回路の固定パス設
定形態を示す具体例

【図６】本実施例２における判定情報の具体例

【図７】従来の障害検出システムの構成ブロック図

【符号の説明】

１・・多重化部 ２・・ジェネレータ ３・・演算部 ４・・スイッチ回路部 ５・・判別部 ６・・制御部 ７・・多重化回線 ８・・ハイウェイ ９・・判定情報格納部 １１・・多重化部 １２・・定数設定回路 １３・・スイッチ回路 １３ａ・・第１スイッチ回路 １３ｂ・・第２スイッチ回路 １４・・演算結果認識回路 １５・・網インタフェース １６・・ＣＰＵ １７・・ハイウェイ １７ａ・・ハイウェイＡ １７ｂ・・ハイウェイＢ １７ｃ・・ハイウェイＣ １７ｄ・・ハイウェイＤ １８・・演算回路 １８ａ・・第１演算回路 １８ｂ・・第２演算回路 １９・・判定情報格納部 ２０・・パイロットジェネレータ ２１・・パイロットチェッカー ２１ａ・・パイロットチェッカーＡ ２１ｂ・・パイロットチェッカーＢ ２１ｃ・・パイロットチェッカーＣ ２１ｄ・・パイロットチェッカーＤ

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 複数の加入者回線を時分割多重化して運
   用する交換機において、 複数の加入者回線（７）を多重化部（１）により時分割
   多重化したハイウェイ（８）と、 前記ハイウェイ（８）上を伝送される任意のタイムスロ
   ットに試験データを書き込むジェネレータ（２）と、 前記ジェネレータ（２）により書き込まれた試験データ
   に対して特定の演算処理を行う演算部（３）と、 前記演算部（３）から出力されるタイムスロットを呼制
   御情報に基いたパスへスイッチングするスイッチ回路部
   （４）と、 前記スイッチ回路部（４）によりスイッチングされたパ
   スを監視して、前記タイムスロットを抽出しそこに格納
   されている試験データの正誤性を判別する判別部（５）
   と、 前記判別部（５）により判別された正誤情報及び当該タ
   イムスロットの通過したパス情報と照らし合わせて、障
   害の発生箇所を判定するための判定情報格納部（９）
   と、 前記各部の制御を行う制御部（６）とを備え、 前記制御部（６）は、前記多重化部（１）により多重化
   されたハイウェイ（８）から空き状態のタイムスロット
   を検出して、ここに前記ジェネレータ（２）により試験
   データを書き込み、前記演算部（３）により前記試験デ
   ータに対して特定の演算処理を行わせた後、 前記タイムスロットを任意のパスへスイッチさせると共
   に、前記試験データの正確な演算結果及び当該タイムス
   ロットの通過すべきパスを前記判別部に通知し、判別部
   （５）は制御部（６）から通知されたパスを監視して前
   記タイムスロットから当該試験データを抽出してこれと
   前記制御部（５）から通知された演算結果とを照合し、
   両者が不一致の場合に、前記制御部（６）は、当該タイ
   ムスロットの通過したパス情報と前記判定情報格納部
   （９）に格納されている判定情報から障害の発生箇所を
   特定することを特徴とする障害検出方式。
2. 【請求項２】 前記スイッチ回路部（４）は、複数段の
   スイッチからなり、前記演算部（３）は、その各スイッ
   チの前段に設けたことを特徴とする請求項１記載の障害
   検出方式。
3. 【請求項３】 前記ジェネレータ（２）は、試験データ
   として定数値を任意のタイムスロットに書き込み、演算
   部（３）は、前記定数値に対して加算、減算、乗算、除
   算から選択される演算処理を行うことを特徴とする請求
   項１記載の障害検出方式。
4. 【請求項４】 複数の加入者回線を時分割多重化して運
   用する交換機において、 複数の加入者回線（７）を多重化部（１）により時分割
   多重化したハイウェイ（８）と、 前記ハイウェイ（８）上を伝送される任意のタイムスロ
   ットに試験データを書き込むジェネレータ（２）と、 前記ジェネレータ（２）から出力されるタイムスロット
   を呼制御情報に基いたパスへスイッチングするスイッチ
   回路部（４）と、 前記スイッチ回路部（４）によりスイッチングされたパ
   スを監視して、前記タイムスロットを抽出しそこに格納
   されている試験データの正誤性を判別する判別部（５）
   と、 前記判別部（５）により判別された正誤情報及び当該タ
   イムスロットの通過したパス情報と照らし合わせて、障
   害の発生箇所を判定するための判定情報格納部（９）
   と、 前記各部の制御を行う制御部（６）とを備え、 前記制御部（６）は、前記スイッチ回路部（４）の各ス
   イッチのパスを予め固定しておき、前記多重化部（１）
   により多重化されたハイウェイ（８）から空き状態のタ
   イムスロットを検出して、ここに前記ジェネレータ
   （２）により試験データを書き込み、前記タイムスロッ
   トを固定のパスへスイッチさせると共に、前記試験デー
   タの正確な情報及び当該タイムスロットの通過すべきパ
   スを前記判別部に通知し、判別部（５）は制御部（６）
   から通知されたパスを監視して前記タイムスロットから
   当該試験データを抽出してこれと前記制御部（５）から
   通知された情報とを照合し、両者が不一致の場合に、前
   記制御部（６）は、当該タイムスロットの通過したパス
   情報と前記判定情報格納部（９）に格納されている判定
   情報から障害の発生箇所を特定することを特徴とする障
   害検出方式。
5. 【請求項５】 前記制御部（６）は、同一のハイウェイ
   （８）から空き状態にあるタイムスロットを少なくとも
   二つ検出し、各々のタイムスロットにジェネレータ
   （２）により試験データを書き込ませ、これらのタイム
   スロットが前記スイッチ回路部（４）を通過する際に、
   タイムスロット毎に異なる固定パスを設定し、障害発生
   時にはこれらの各タイムスロットが通過したパスを照会
   して障害発生箇所を特定することを特徴とする請求項４
   記載の障害検出方式。
6. 【請求項６】 前記判定情報は、障害の発生箇所及び障
   害の種類毎に、その発生箇所を通過したタイムスロット
   から検出される試験データのパターン情報であり、 前記判別部５がタイムスロット試験データが誤情報であ
   ると判別した場合に、前記制御部６は、当該タイムスロ
   ットの通過した経路及び前記誤情報に基いて前記判定情
   報を参照し、当該障害の発生箇所を特定することを特徴
   とする請求項１または４記載の障害検出方式。