JPH02163880A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は画像データ処理装置に関し、例えばカラー画像
表示や多値画像表示をするワークステーションとして利
用する画像データ処理装置に関するものである。

［従来の技術］ 従来、この種の装置においては、カラーワークステーシ
ョンのメモリ構成を多値画像表示するために複数画面で
構成されている。

［発明が解決しようとしている課題］ しかしながら、上記従来例においては、次に挙げる欠点
があった。

まず、多値画像を形成するための高価なメモリを多く必
要とするため、コストが高くなるという欠点がある。

また、多値の白黒データや２値データの書き込みまたは
書き換久を実行する際に、必要以上の時間を要するとい
う欠点がある。

本発明は上述した従来例の欠点に鑑みてなされたもので
あり、その目的とするところは、メモリ容量を減少し、
メモリの使用効率をアップしてくれる画像データ処理装
置を提供する点にある。

［課題を解決するための手段］ 上述した課題を解決し、目的を達成するため、本発明に
係わる画像データ処理装置は、異なる種類の画像を混在
して表示するための画像データ処理装置において、異な
る種類の画像データを混在して記憶する記憶手段と、前
記混在記憶した画像データを各々の種類に応じたデータ
量で読み込む読み込み手段と、前記読み込みデータに基
づいて前記種類に応じた画像信号を出力する画像出力手
段とを備えることを特徴とする。

［作用］ 以上の構成によれば、記憶手段は異なる種類の画像デー
タを混在して記憶し、この混在記憶した画像データを読
み込み手段は各々の種類に応じたデータ量で読み込み、
この読み込みデータに基づいて画像出力手段は種類に応
じた画像信号を出力するようにしている。

［実施例］ 以下に添付図面を参照して本発明に係わる好適な実施例
を詳細に説明する。

まず、本発明の一実施例に対応する従来の画像データ処
理装置について以下に３つの例を挙げてみる。

例えば、カラーワークステーションのメモリ構成を第１
１図並びに多値画像表示を行うための第１２図及び第１
３図に示すような複数画面で構成されている。第１１図
において、２５は装置全体を制御するＣＰＵ、２はアド
レス信号や制御信号を伝送するシステムバス、３はイメ
ージデータを伝送するイメージバス、２６はＣＰＵ２５
を動作させるための制御プログラム、エラー処理プログ
ラム等を格納しているプログラム用メモリ（以下、ｒＰ
ＭＥＭＪと称す」）、そして５はキーボード６及びマウ
ス７の入力装置ｉ　／　ｆをそれぞれ示している。６は
文字入力、原稿の読み取り、ブ１ノント等を行うための
各種キーを備えているキーボード、７は座標位置の指示
等を行うマウス、８はＬＡＮやＲ３２３２ｃ等の汎用の
通信ｉ　／　ｆ、２４はＣＲＴ表示用メモリである２４
画面分のカラーＶ　ＲＡ　Ｍ、モして３４は２４画面分
のカラーＶＲＡＭ２４からのカラーデータから映像信号
を生成するカラーパレット部をそれぞれ示している。１
２はＣＲＴ、１３は画像データ用メモリとして用いるイ
メージメモリ（以下、ｒ　Ｉ　Ｍ　Ｅ　Ｍ　Ｊと称す）
、１４はＩＭＥＭ１３とＤｅｖｉｃｅ　ｉ／ｆｌ　５間
のデータ転送を行うＤＭＡコントローラ（以下、ｒＤＭ
ＡＣＪと称す）、１５はスキャナやプリンタ等のＤｅｖ
ｉｃｅｉ／ｆ、１６はスキャナ、１７はプリンタ、そし
て２７はＰＭＥＭ２８中の各種プログラムのワークエリ
ア及びエラー処理時の一時退避エリアとして用いるＲＡ
Ｍをそれぞれ示している。

また、第１２図においては、ＣＰＵ２８がＰＭＥＭ２９
中の各種プログラムをＲＡＭ３０をワークエリアとして
動作し、ここでは多値画像を形成するための複数の多値
ＶＲＡＭ４１とこの多値ＶＲＡＭ４１のデジタルデータ
をアナログデータに変換するＤ／Ａ変換部４２が用いら
れている。また第１３図においては、多値画像を多値Ｖ
ＲＡＭ４１に格納し、二値画像を２値ＶＲＡＭ４３に格
納し、これらを合成部４４で合成して、Ｄ／Ａ変換部４
２でデジタルデータからアナログデータに変換するよう
にしている。この場合には、ＣＰＵ３１、ＰＭＥＭ３２
．そしてＲＡＭ３３が用いられている。

第１４図（ａ）、（ｂ）は従来のデータ配置を説明する
図である。第１１図に示される画像データ処理装置の場
合、カラーの最小構成でも第１４図（ａ）のように赤（
Ｒｅｄ）　、緑（Ｇｒｅｅｎ）　。

青（Ｂ）、ｕｅ）、そしてＩｎｔｅｎｓｉｔｙの４画面
分のメモリを必要とし、また第１２図、第１３図に示さ
れる画像データ処理装置の場合、赤（Ｒｅｄ）　、緑（
Ｇｒｅｅｎ）　。

青（Ｂｌｕｅ）をそれぞれ８ｂｉｔで表現しようとすれ
ば、第１４図（ｂ）のように３Ｘ８＝２４画面分のメモ
リを必要としていた。

しかしながら、上記従来例においては５次に挙げる欠点
があった。

まず、第１１図の場合、データ種別として白黒／カラー
データを選択する場合の構成が示されており、ここでは
、Ｒ，Ｇ、、Ｂ各８ビットで１画素を表現しようとすれ
ば８ｘ３＝２４画面分のメモリを必要とする。また、白
黒データを表現するにも“０”か１”の１ビツトを２４
ビツトに拡張する必要があり、データの書き込みも多大
の時間を要することになる。

このように、表示用メモリを複数面面分必要とし、１画
素を表現する為の情報量が増える程、メモリ容量が増大
してしまうという欠点がある。

また、第１２図及び第１３図の場合、データ種別として
二値／多値データの選択が行われている。第１２図では
、２値データを多値に拡張して書き込み、１画素を４ビ
ツト、すなわち、１６階調で表現する構成が示されてい
る。この階調性は向上させるるほど多くの画面分のメモ
リが必要とされる。また第１３図では、多値表示領域を
小さく限定すれば多値ＶＲＡＭ４１は必ずしも１画面×
４枚分の容量を必要としないが、画面全体を多値表示し
ようとすると、計５画面分のメモリが必要とされる。さ
らに合成部４４において、多値データと二値データとを
選択的に切換える、論理和をとる等の合成方法があるが
、いずれにしてもある程度の回路規模が必要とされるの
である。

このように、第１２図に示される画像データ処理装置の
場合、多値画像を形成するための高価なメモリを多く必
要とするため、コストが高くなるという欠点がある。

また、第１３図に示される画像データ処理装置の場合、
１画素を表現するための情報量が少ないデータ、例えば
、多値の白黒データや２値データの書き込みまたは書き
換えを実行する際に、必要以上の時間を要するという欠
点がある。

次に、上述の従来例に対して改良された本発明の画像デ
ータ処理装置について説明する。

第７図は本実施例のワークステーションの構成を示すブ
ロック図である。以下の説明で前述の第１１図〜第１３
図中の各部と同様の構成及び機能を有しているユニット
については説明を省略する。

図において、９はＣＲ７表示用メモリであるＶＲＡＭを
示し、１０はＶＲＡＭｅ内のデータ種別等を格納するた
めの表示情報レジスタ１０を示し、１１はＶＲＡＭ９に
格納されたデータをデータの種別に応じて白黒データ或
はカラーデータに変換するデータ種別変換回路を示して
いる。また１は本装置全体の制御を行うＣＰＵを示して
いる。また４はＣＰＵ　１を動作させるための制御プロ
グラム、エラー処理プログラム、第９図のフローチャー
トに従ったプログラム等を格納しているＰＭＥＭを示し
、２２はＰ　Ｍ　Ｅ　Ｍ　４中の各種プログラムのワー
クエリア及びエラー処理時の一時退避エリアとして用い
るＲＡＭを示している。

次に、本実施例の１ビクセル分のデータ構造について説
明する。

第２図（ａ）、（ｂ）は表示情報レジスタ１０の詳細を
説明する図である。第２図（ａ）において、ＭＬ、ＭＯ
は白黒データ／カラーデータの種別を識別するためのフ
ラグを示し、ここではカラーデータの場合には後述する
が、１ビクセルを表現するのに、ＲＧＢそれぞれを２／
４／８ビツトの３通りが指定可能である。５ＴＡＤＲは
該当データの表示開始アドレスを示し、これは８ビクセ
ルを１バイトとして先頭より何バイト目であるかを表し
ている。ＢＯＦＴは該当データが上記表示開始アドレス
５ＴＡＤＲ示すバイト中の何ビット目から有効であるか
を示している。ｒＴＥＲは該当データが矩形領域であれ
ば、この領域のライン数を示し、矩形領域でなければ“
Ｏ“で示す。

このＩＴＥＲは矩形領域のように一定の周期で異なる種
別のデータが交互に存在するような場合の繰り返しの回
数を表しており、これは、５ＴＡＤＲに表示画面のピッ
チアドレスＰを足していくときの値をレジスタに書き込
むとっさを省くことで、表示情報レジスタ１０のメモリ
容量を削減している。以上のＭｌ、ＭＯ，５ＴＡＤＲ，
ＢＯＦＴ、そしてＩＴＥＲが表示情報として表示情報レ
ジスフ１０内に格納される。ここで、ＭｌとＭＯとのフ
ラグの関係による表現手段とデータ種別とを以下の表に
示す。

表 この表に示されるように、本実施例ではデータ構造が４
種類に分かれている。

例えば、Ｍ１＝１．ＭＯ＝１，５ＴＡＤＲ＝ｎＢＯＦＴ
＝３．　そり、てＩＴＥＲ＝Ｏとした場合には、第２図
（ｂ）に示されるように、表示開始アドレス°゛ｎ“の
８ビツト中、３ビツト目よりカラーデータが有効であり
、矩形領域でないことが示されている。

次に、第３図（ａ）、（ｂ）及び第４図は本実施例の表
示例を説明する図である。第５図（ａ）、（ｂ）、（ｃ
）は表示情報レジスタ１０の使用方法を説明する図であ
り、第６図はＶＲＡＭ９上のデータ配置を説明する図で
ある。

まず、第３図（ａ）、・（ｂ）及び第４図に示す表示画
面を形成するためには、第６図に示したように白黒デー
タとカラーデータとをＣＲＴ１２のラスターに従ってＶ
ＲＡＭ９上に混在させて記憶させる。白黒データ及びカ
ラーデータの表示開始アドレス５ＴＡＤＲを示すポイン
タの情報を表示清報レジスタに記憶する。ＣＲＴ１２へ
表示する場合には、ＶＲＡＭ９から読み出される画像デ
ータを表示情報レジスタ１０の内容に従って白黒データ
とカラーデータとをＣＲＴ１２のインターフェースに合
致するように、データ種別変換回路１量で変換してから
ＣＲＴ１２への送出が行われる。

ここで、第３図（ａ）、（ｂ）及び第４図のような表示
を得るために、表示情報レジスタ１０を第５図（ａ）、
（ｂ）、（ｃ）に示されるのように記述する。

例えば、第３図（ａ）に示したように矩形領域が１つだ
け混在する場合には、第５図（ａ）に示すように、わず
か３行の記述だけで済むことになる。ここでは、５ＴＡ
ＤＲをＡＯとした白黒画像中において、表示開始アドレ
ス５ＴＡＤＲがＡ１−Ａ２間の“Ｈ”ライン分をカラー
画像領域としている。白黒データにおいては、′°Ｏ”
ビット目から有効となり、カラーデータはαビット目か
ら有効である。第３図中のＷは走査方向のカラー画像幅
を示している。また、第３図（ｂ）の場合には、カラー
データによる矩形領域を有していない白黒画像中に、曲
線で囲まれたカラー画像領域を有している表示画面が示
されている。ここでは、表示開始アドレス５ＴＡＤＲが
ＡＯ〜Ａ、までを表示情報を含むデータとして存在し、
図中のβ１〜β０が各表示開始アドレス５ＴＡＤＲに応
じてデータの有効位置を示している。

次に、第４図を用いて具体例について説明する。

第４図に示される表示画面中、１００は１ビクセルを８
ビツトで構成する矩形状のカラー画像を示し、１０１は
１ビクセルを４ビツトで構成する矩形以外のカラー画像
を示している。以上の表示画像を形成する全表示情報は
第５図（ｃ）に示されるように１７行分あれば済む。ま
ず、第４図及び第５図（Ｃ）の如く、表示情報レジスタ
１０に記憶される第１行目には表示開始アドレス５ＴＡ
ＤＲ”Ｏ”から白黒データが始まり、第２行目より表示
開始アドレス５ＴＡＤＲ“１９Ｈ−”における８ビツト
中第６ビクセルまでを白黒データ、次の第７ビクセル目
からＲＧ　Ｂ各８ビットのカラーデータが１９　（１３
Ｈ−ｘ）ラインに渡って続くことを示している。また第
３行目によれば、表示開始アドレス５ＴＡＤ　Ｒ”　Ｉ
　ＢｓａＫ”の第５ビクセル目から白黒データが始まる
ようにこれも上記のように１９ライン分繰り返される。

そこで、“１９）１−　　　にピッチアドレスを“５“
足した“ｌＥ、ｌｓｘ”の７ビクセル目からカラーデー
タ、”ＬＢＨ−ｘ”にこれも同様にピッチアドレスを５
”を足した２０□１、”の第５ビクセル目から再び白黒
データが始まることになる。このようにして矩形状のカ
ラー画像１００を形成するために全部で１９回上記処理
が繰返される。

次に、白黒データの繰返しの最後である表示開始アドレ
ス５ＴＡＤＲ”７５Ｍ、、”の第５ビクセル目からは、
第４行目の表示情報により表示開始アドレス５ＴＡＤＲ
’″９８　、、、”の第６ビクセル目まで白黒データが
季売くことになる。次の第７ビクセル目からはＲＧＢ各
４ビットのカラーデータが始まり、表示開始アドレスＳ
ＴＡＤＲ“９Ａｓ−ア”の第２ビクセル目から白黒デー
タ、“９８．４゜、＋　５　＝　９　Ｄ　ｏ　−ｘ”の
第７ビクセル目からカラーデータ’　９　Ａ　Ｈ−＋　
５　＝　９　Ｆ　ｓ−ｘ　”の第２ビクセル目から白黒
データ、表示開始アドレス５ＴＡＤＲ”Ａ２Ｈ，、“の
第６ビクセル目からカラーデータ、”９ＡＨ−＋５＋５
＝Ａ４Ｈ−Ｘ　”の第２ビクセル目から白黒データ、表
示開始アドレス５ＴＡＤＲ″Ａ７ｏ−の第５ビクセル目
からカラーデータ、”９Ａｕ＊ｘ　＋５＋５＋５＝Ａ９
ｏ、、　　の第２ビクセル目から白黒データ、”Ａ７ｕ
−１＋　５　＝　Ａ　ＣＨ−”の第５ビクセル目からカ
ラーデータ、第８行目の表示情報より表示開始アドレス
５ＴＡＤＲ“ＡＥ＋−”の第１ビクセル目から白黒デー
タというように続くようになる。このようにして以下同
様にカラー画像１０１が形成される。尚、ＶＲＡＭｅ上
ではＶＲＡＭ９の先頭アドレスを“＃０□８　で表すと
、”　＃　ＯＨ−−”から°’１１９Ｈ−ｘ”の第６ビ
ツト目までが１ビツト／ビクセルの白黒データ、”＃１
９ｏ”の第７ビツト目から２４ビツト／ビクセルのカラ
ーデータが１４ビクセル、すなわち、２４Ｘ１４＝３３
６ビツト＝４２バイト＝２ＡＨ，、バイト続くため、”
　＃　１９　）Ｉ−”＋“２Ａｏｅ、　＝”＃４３．．
、”の第７ビツト目から白黒データが存在する。

以上の各種データは、第６図に示すように、ＶＲＡＭ９
と表示情報レジスタ１０とによる配置で記憶されている
。

次に、データ種別変換回路１１について説明する。

第８図は本実施例のデータ種別変換回路１１の構成を示
すブロック図である。図において、１８はＶＲＡＭ９か
ら読み出された画像データを一時記憶するデータバッフ
ァ部を示し、１９は表示情報レジスタ１０からのデータ
をデコードするデコード部を示している。２０はデコー
ド部１９でデコードした結果のデータ種別、表示開始ア
ドレス、ビットオフセットに応じてデータバッファ部１
８からのデータを入力し、８ビツトごとにＲＧＢ信号を
出力する画素データ生成部を示している。ここで、デコ
ード部１９のデコードでデータ種別が白黒（Ｍｌ、ＭＯ
＞＝　（０，０）であれば、データをｌ　ｂｉｔ画素デ
ータ生成部２０へ送り、カラーＲＧＢ各２ビット（Ｍｌ
、ＭＯ）＝（ｏ、ｉ）であればデータを６ビツト、カラ
ーＲＧＢ各４ビット（Ｍｌ、ＭＯ）＝　（１，１）であ
ｎばデータを２４ビツトずつ画素データ生成部２０へ送
る。従ってデータバッファ部１８と画素データ生成部２
０の間は物理的には、２４ビツトのデータバスが用いら
れている、その内の有効なデータ幅はデータ種別に従っ
て１〜２４ビット間で動的に変化する。画素データ生成
部２０ではデコード部１９よりのデータ種別識別信号に
より、白黒（Ｍｌ、ＭＯ）＝　（０，○）であればデー
タバッファ部１８からのデータの上位１　ｂｉｔを参照
し、そのデータが”１°゛であれば「黒」、″０°“で
あれば「白」が表示されるようにＲ，Ｇ、Ｂのデータを
各８ビツトで生成する。カラーＲＧＢ各２ビット（Ｍｌ
、ＭＯ）＝　（０，１）であればデータの上位６ビツト
を参照し、Ｒ，Ｇ、Ｂ各々下位６ビツトを付加して、Ｒ
，Ｇ、Ｂのデータを生成する。カラーＲＧＢ各４ビット
（Ｍｌ、ＭＯ）＝　（１，１）であれば、２４ビツトを
そのままＲ，Ｇ、Ｂ各８ビットに振り分ける。

そして、２１ａ、２１ｂ、２１ｃは画素データ生成部２
０より出力されるＲ、Ｇ、Ｂ各８ｂｉｔの映像信号をア
ナログ映像信号に変換するＤＡ変換部を示し、このＤＡ
変換部２１〜２３より出力される各アナログ信号は同期
信号と共に、ＣＲＴ１２へ出力される。

次に、本実施例のデータバッファ部１８にって説明する
。

第１図は本実施例のデータバッファ部１８の構成を概略
的に示す回路図である。第１図において、２００はＶＲ
ＡＭ９からの画像データを後段の複数のＦＩＦＯに出力
するデータドライバを示し、２０１〜２０４は先入れ先
出し方式のメモリ回路（以下、ｒＦ　ｉ　ＦｏＪと称す
）を示している。２０５はＦ　ｉ　Ｆｏ２０１〜２０４
からのデータをラッチして選択出力するデータ選択回路
を示し、２０６はデコード部１９からのデータ識別信号
に基づいてポインタ信号を出力するポインタ発生部を示
している。ここで、データドライバ２００はＶＲＡＭ９
から読み出された画像データを入力し、Ｆ　ｉ　Ｆｏ２
０１〜２０４にはデータドライバ２００からの画像デー
タを書き込むための書き込み信号（以下、ｒＷＲＴＪと
称す）が入力される。また、ＲＤ１〜ＲＤ４は順ＩＩ：
　Ｆ　ｉ　Ｆ　ｏ　２０１〜２０４からデータを読み出
すためのリード信号を示している。データ選択回路２０
５には、表示のカレントポイントを表すためのポインタ
信号をポインタ発生部から入力する。そしてデータ選択
回路２０５からは画像信号が出力され、この画像信号は
画素データ生成部２０に送られる。

次に、本実施例の表示動作及びデータバッファ部２０の
動作について説明する。

第９図は本実施例のＣＰＵ　ｌの表示処理動作を説明す
るフローチャートであり、第１０図（ａ）、（ｂ）、（
ｃ）、（ｄ）はデータバッファ部１８の処理動作を説明
するフローチャートである。

ここで、ＣＰＵ１の動作について第９図を用いて説明す
る。

まず、スキャナ１６からの画像入力並びにキーボード６
及びマウス７の指示等により画像が入力されると（ステ
ップＳＩＯ○）、一画面分の画像データはＶ　ＲＡ　Ｍ
　９に格納され、同時に第２図（ａ）に示されるデータ
フォーマットの表示情報が表示情報レジスタ１０に格納
される（ステップ５２００．ステップ５３００）、この
ようにして一画面分の表示用のデータが入力されると、
データ種別変換回路１１にＶＲＡＭＱ中の画像データと
表示情報レジスタ１０中の表示情報とが出力される（ス
テップ５４００）、そして、データ種別変換回路１量で
データの種別が判定され、所定のＲ，Ｇ、Ｂ信号がＣＲ
Ｔ１２に出力される（ステップ５ｓｏｏ）。一画面分の
表示が終了するまでは、次の表示情報が表示情報レジス
タ１０から読み出され、種類の異なる画像データの場合
には、次の表示情報が読み出され、ステップ５４００以
下の処理が繰り返される（ステップ５６００〜ステツプ
５８００）。また種類が同一の画像データの場合には、
同様の種類の画像データがＣＲＴＩ２に出力される（ス
テップ５６００．ステップ５７００）。このようにして
一画面分の表示画像がＣＲＴ１２に形成される。

次に、上述のステップ５４００で実行されるデータバッ
ファ部１８の処理について第１０図（ａ）〜（ｄ）を用
いて詳述する。

まず、ポインタ発生部２０６では表示画面の先頭位置を
表現するため、ポインタアドレス（以下、「ポインタＰ
」と称す）が“０”にセットされ（ステップＳｌ）　　
さらに第１図に示すＲＤｌ、ＲＤ２．ＲＤ３．そしてＲ
Ｄ４が発生する。

このＲＤＬ、ＲＤ２．ＲＤ３．そしてＲＤ４はＦｉＦｏ
２０１〜Ｆ　ｉ　Ｆｏ２０４に出力され、それぞれのＦ
ｉＦｏはＶＲＡＭ９より画像データを４バイト分読み出
してラッチする（ステップＳ２）。ここで表示画面の後
端位置の画像データが３売み出されたのでなければ、処
理はステップ８４〜ステツプＳ６のデータ種別が行われ
る。ここで、データ種別識別信号が白黒データと判定さ
れたときには（ステップＳ４）、データ選択回路３０は
ポインタアドレスを示すポインタ信号の示しているデー
タを１ビツトだけ画像信号として画素データ生成部２０
に出力する。この後、処理はステップＳ７へ移り、ポイ
ンタＰの値が１つ加算される（ステップＳ７）。この後
、ステップＳ　１．、１に処理は移り、ポインタＰがＰ
＜８の間は処理が何も処理が行われずにステップＳ３に
戻る（ステップ８４〜ステツプ５１４）、この白黒デー
タの場合、Ｐ＝８に到達するとＲＤＩを発生し、ＦｉＦ
ｏ２０１からデータを読み出してラッチする（ステップ
Ｓ１１．ステップ５１５）。以下同様に、Ｐ＝１６の時
にＲＤ２を発生し、ＦｉＦ。

２０２からデータを読み出してラッチする（ステップＳ
１２．ステップ５１６）。Ｐ＝２４の時にＲＤ３を発生
し、ＦｉＦｏ２０３からデータを読み出してラッチ（ス
テップＳ１３．ステップ５１７）、Ｐ＝３２の時にＲＤ
４を発生し、ＦｉＦ。

２０４からデータを読み出してラッチする（ステップＳ
１４．ステップ５１８）。

次に、ステップＳ４でカラーＲＧＢ各２ビットデータと
判定した場合、データ選択回路３０でポインタ信号の示
す位置から６ビツトのデータを出力して処理はステップ
Ｓ８へ移り、ポインタＰに６を加算する（ステップＳ８
）。この時、Ｐ＜８であれば処理はそのままステップＳ
３へ戻る（ステップ３１９〜ステツプ５２２）。また８
≦Ｐく１４ならば、ＲＤＩを発生し、ＦｉＦｏ２０１に
次の画像データをラッチさせ、処理がステップＳ３に戻
る（ステップ８１９．ステップ３１．５）。

同様に、１６≦Ｐく２２ならばＲＤ２を発生してＦｉＦ
ｏ２０２に次の画像データをラッチさせ、処理がステッ
プＳ３に戻る（ステップ５２０．ステ”）ブ５１６）、
また２４≦Ｐ＜３０ならば、ＲＤ３を発生してＦｉＦｏ
２０３に次の画像データをラッチさせ、処理がステップ
Ｓ３へ戻る（ステップＳ２１．ステップ５１７）。さら
にＰ２Ｓ５ならば、ＲＤ４を発生してＦｉＦｏ２０４に
次の画像データをラッチさせ、ポインタＰから３２をマ
イナスし、処理がステップＳ３へ戻る（ステップＳ２２
．ステップ３１８）。ここで、１４≦Ｐく１６．２２≦
Ｐく２４．３０≦Ｐ＜３２（７）ときには、そのままの
状態で処理がステップＳ３に戻る。

続いて、ステップＳ４でカラーＲＧＢ各４ビットデータ
と判定された場合、データ選択回路３０でポインタ信号
の示す位置から１２ビツトのデータを出力してステップ
Ｓ９へ移る。ここでは、ポインタＰに１２が加算される
。このとき、Ｐ＜８はあり得ないので８≦Ｐく１６の時
はＦｉＦｏ２０１からのデータは出力されたことになる
ので、ステップＳ２３ではＲＤＩを発生した後にステッ
プＳ３へ戻ることになる（ステップＳ２３．ステップ５
２８）。また１６≦Ｐ＜２０ならば、ＦｉＦｏ２０１か
らのデータとＦ　ｉ　Ｆｏ２０２からのデータとが出力
されていることになるのでステップＳ２９でＲＤＩ、Ｒ
Ｄ２をそれぞれ発生して２バイトの画像データを各Ｆｉ
Ｆｏでラッチして、処理がステップＳ３に戻る（ステッ
プＳ２４．ステップ５２９）。以下同様に、２０≦Ｐく
２４ならば、ＲＤ２を発生してＦｉＦｏ２０２に画像デ
ータをラッチし、処理がステップＳ３に戻る（ステップ
Ｓ２５．ステップ５３０）。さらに２４≦Ｐく２８なら
ば、ＲＤ２．ＲＤ３をそれぞれ発生して、各ＦｉＦｏに
画像データをラッチし、処理がステップＳ３に戻る（ス
テップ８２６．ステップ５３１）。また２８≦Ｐ〈３２
ならば、ＲＤ３を発生して画像データをＦｉＦｏ２０３
にラッチさせ、処理がステップＳ３に戻る（ステップＳ
２７．ステップ５３２）。そして３２≦Ｐ＜３６ならば
、ＲＤ３．ＲＤ４をそれぞれ発生して、画像データを各
ＦｉＦｏにラッチし、処理がステップＳ３へ戻り（ステ
ップＳ３３．ステップ５３４）、Ｐ≧３６ならばステッ
プＳ３５でＲＤ４を発生して、ポインタＰから３２を減
算し、画像データをＦｉＦｏ２０４にラッチし、処理が
ステップＳ３へ移る（ステップＳ３３．ステップ５３５
）。

次に、ステップＳ４でカラーＲＧＢ各８ビットデータと
判定された場合、データ選択回路３０においてポインタ
信号の示す位置から２４ビツトのデータがＶＲＡＭ９よ
り出力され、処理がステップＳＩＯへ移る。ここでは、
ポインタＰに２４が加算される（ステップＳ６．ステッ
プＳ９）。この場合には、Ｐ〈２４が存在することはあ
り得ないので、２４≦Ｐ〈３２ならば、ＲＤＩ、ＲＤ２
、ＲＤ３をそれぞれ発生し、３バイト分の画像データを
各ＦｉＦｏでラッチし、処理がステップＳ３に移る（ス
テップＳ３６．ステップ５３９）、＊ｔ：：３２≦Ｐ＜
４０ならば、ＲＤ２．ＲＤ３、ＲＤ４をそれぞれ発生し
て画像データを各ＦｉＦｏにラッチし、処理がステップ
Ｓ３へ移る（ステップＳ３７．ステップ５４０）。そし
て４０≦Ｐく４８ならば、ＲＤｌ、ＲＤ３．ＲＤ４を発
生してそれぞれのＦｉＦｏに画像データをラッチし、処
理がステップＳ３へ移る（ステップＳ３８　ステップ５
４２）。またはＰ≧４８ならば、ステップＳ４２に進み
ＲＤＩ、ＲＤ２．ＲＤ４をそれぞれ発生し、ここでポイ
ンタＰは３２を減算され、処理がステップＳ３へ戻る（
ステップ３３８、ステップ５４２）。

このように、上記動作は表示画面の後端位置まで繰り返
し実行され、一画面分の表示が終了すると次の画面を表
示するため、ステップＳ１に示されるように表示画面の
先頭位置でポインタＰをクリアし、再び表示画面の後端
位置までの表示処理が開始される。

上記処理による表示により、白黒データ、カラーＲＧＢ
各２ビットデータ、カラーＲＧ　Ｂ　４ビツトデータ、
そしてカラーＲＧＢ各８ビットデータの計４種類のデー
タがどのように混在していようとも、リアルタイムでＶ
ＲＡＭｅ上のデータをＣＲＴ表示することができる。

以上説明したように本実施例によれば、次の効果を得る
ことができる。

（１）メモリ容量の減少及びメモリ使用効率アップする
。

（２）データ種別を問わずに記憶・表示可能となる。

（３）リアルタイムに各データ種別のデータを映像信号
に変換可能となる。

（４）情報量の少ないデータ種別のデータ書き換え時間
が高速化される。

さて、本発明は、白黒とカラー画像との混在に限らず、
２値画像と多値画像との混在の場合には、白黒画像を取
り扱う場合も同様に適用できる。

［発明の効果］ 以上説明したように本発明によれば、メモリ容量を減少
し、メモリの使用効率をアップすることができる。

【図面の簡単な説明】

第１図は本実施例のデータバッファ部１８の構成を概略
的に示す回路図、 第２図（ａ）、（ｂ）は表示情報レジスタ１０の詳細を
説明する図、 第３図（ａ）、（ｂ）及び第４図は本実施例の表示例を
説明する図、 第５図（ａ）、（ｂ）、（ｃ）は表示情報レジスタ１０
の使用方法を説明する図、 第６図はＶＲＡＭＱ上のデータ配置を説明する図、 第７図は本実施例のワークステーションの構成を示すブ
ロック図、 第８図は本実施例のデータ種別変換回路１１の構成を示
すブロック図、 第９図は本実施例のＣＰＵ１の表示処理動作を説明する
フローチャート、 第１０図（ａ）、　　（ｂ）、　　（ｃ）、　　（ｄ）
はデータバッファ部１８の処理動作を説明するフローチ
ャート、 第１１図〜第１３図は従来のカラーワークステーション
のメモリ構成を示すブロック図、第１４図（ａ）、（ｂ
）は従来のデータ配置を説明する図である。 図中、１，２５，２８．３１・・・ＣＰＵ、２・・・シ
ステムバス、３・・・イメージバス、４．２６，２９．
３２・・・ＰＭＥＭ、５・・・入力装置ｉ　／　ｆ、６
・・・キーボード、７・・・マウス、８・・・通信ｉ　
／　ｆ、９・・・ＶＲＡＭ、１０・・・表示情報レジス
タ、１１・・・データ種別変換回路、１２・・・ＣＲＴ
、１３・・・ＩＭＥＭ、１４・・・ＤＭＡＣ１１５・・
・外部装置ｉ／ｆ、１６・・・スキャナ、１７・・・プ
リンタ、１８・・・データバッファ部、１９・・・デコ
ード部、２０・・・画素データ生成部、２１　ａ　〜２
１　ｃ、　４２＝−Ｄ／Ａ変換部、２２．２７，３０．
３３・・・ＲＡＭ、２４・・・カラーＶＲＡＭ、３４・
・・カラーパレット部、４１・・・多値ＶＲＡＭ、４３
−２値ＶＲＡＭ、４４−・・合成部、２００・・・デー
タドライバ、２０１〜２０４・・・ＦｉＦＯ１２０５・
・・データ選択回路、２０６・・・ポインタ発生部であ
る。 ノコラーチー７Δｉ乏でｙｉり’Ｊ Ｍｌ＝　ｌ　、　ＭＯ＝ 、５ＴＡＤＲ＝ｎ、８０ＦＴ＝３．ＩＴＥＲ＝０（ｂ） 第２図 （ａ） （ｂ） 第 図 第 図 第 図 第 ＄ 第 Ｏ 図 図（ｂ） 第１０ 図（ａ） 第 図（ｄ） （ａ） 第 １４図

Claims (2)

【特許請求の範囲】
1. （１）異なる種類の画像を混在して表示するための画像
   データ処理装置において、 異なる種類の画像データを混在して記憶する記憶手段と
   、前記混在記憶した画像データを各々の種類に応じたデ
   ータ量で読み込む読み込み手段と、前記読み込みデータ
   に基づいて前記種類に応じた画像信号を出力する画像出
   力手段とを備えることを特徴とする画像データ処理装置
   。
2. （２）前記読み込み手段は、画像データの種類に応じて
   非線形に読み込み位置を変化させるポインタを有するこ
   とを特徴とする請求項第１項記載の画像データ処理装置
   。