JPH02162424A - 命令をデコードする方法とその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の適用分野） 本発明は、命令デコードのためのコンピュータアーキテ
クチャに関し、詳述すれば、命令パイプラインを備えた
コンピュータアーキテクチャのプリフェッチとデコード
とを行う装置とその方法に関する。

（従来の技術） コンピュータ操作用命令パイプラインは、フォンニュー
マン型コンピュータの性能を高めるのに長年に互って使
われている。最も簡単な７オンニユーマン型アーキテク
チヤにあっては、各段階の命令は（例えば、フェッチ、
デコード、実行）は、各段階に要するハードウェアが相
互作用を行わなくても、順次実行されるようになってい
る。パイプラインは、複数の命令段階が、相互作用を行
わないハードウェアの部分で同時に処理されるようにす
るものである。一般に、命令実行には三段階、即ち、命
令フェッチ、命令デコード、命令実行の段階がある。こ
れらの操作は、各命令段階が連続している限り、互いに
独立して処理される。従って、最初の命令のフェッチは
、■サイクル以内に実行される。これが終わると、解読
装置が最初の命令を処理すると共に、フェッチ装置が最
初の命令のデコード処理と並列して後の命令の処理を開
始する。この様に命令をパイプライン処理することによ
り、各命令を処理するのに複数のサイクルを要するにし
ても、−旦パイブラインが満たされると、各サイクルで
命令を完遂することができる。

しかし、分岐ステートメントと手順が実行・復帰される
とか、プログラム命令コードが非連続になる程プログラ
ムの流れが変わると、パイプラインアーキテクチャに問
題が起こる。例えば、前述の三段階パイプラインの場合
では、分岐命令が命令ｌであるとすると、実行段階で分
岐の方向が定まると、他の二つの命令が部分的に処理さ
れる。

もし、これらの命令が分岐の目標でないとすると、適当
なロケーションの命令がパイプラインに注入されて、そ
れまでに行った処理が無駄になる。それに伴って遅延が
起これば、実行断で２サイクルの［泡立ち（ｂｕｂｂｌ
ｅ）Ｊが起こる。また、機器の状態が処理作用により変
化する前にその処理作用を中断しないでいると、一部の
処理作用で不正確な演算結果が出され、矯正命令でも入
れてやらないと、取り返しがつかなくなり、やがて、「
泡立ち」が益々大きくなってしまう。分岐とプログラム
の流れの変化は、一つのプログラムに於いて実行される
命令の１２％から３３％にも達するから、分岐上の問題
だけでも性能の劣化が著しい。何故なら、分岐を実行す
る前に不正確な目標を処理すれば、各分岐がパイプライ
ンの実行を遅らせることがあるからである。

この様に分岐上の問題が故に、機器のピーク性能と持続
性能とが一致しなくなる。ピーク性能とは、最大命令処
理量を意味する。この性能を求めるには、アーキテクチ
ャの長所を全て取り入れると共に、その問題点を全て排
除した命令コードを立てる必要がある。持続性能（ｓｕ
ｓｔａｉｎｅｄ　ｐｅｒｆｏｒｍａｎｃｅ）とは、機器
に対する通常の負荷の下での処理量を意味する。もし、
パイプラインに泡立ちが起こって、特定の機器の性能が
劣化すれば、分岐がないか、または、あったとしてもご
く僅かしかない作業負荷ないしプログラムを用いること
により、ピーク性能を達成することができる。標準的な
コンピュータには分岐があるので、持続性能はこの分岐
の数の関数になっている。

パイプラインにおける分岐による性能劣化を最小限にす
る方法としては、いくつか提案されている。初期の簡単
な方法では、命令ブリフェッチ機構を分岐の一方向に作
用させている。この方法は、ｒｌＬＬＩＡｃ　ＩＶＪコ
ンピュータの制御装置に使われている。（この点につい
ては、ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ、　１９６
８年８月号、７４６−７５７ページにおける、バーンズ
等による論稿ｒｌＬＬＩＡｃ　ＩＶコンピュータ」を参
照のこと。）この方法によれば、誤った方向がプリフェ
ッチされると、バイブラインを一掃して、目標命令で再
起動する必要がある。この方法を簡単に実施するには、
分岐の直後に命令をブリフェッチする必要がある。分岐
をとらない限り、泡立ちは起こらない。しかし、通常の
プログラムでは、時間の６０％以上、分岐がとられてい
る。

一方向にプリフェッチを行う代わりに、分岐の双方向に
おける命令をプリフェッチすることも行われている。こ
の方法の変形を用いたシステムとしては、１９８４年に
マックグロヒル社から出版された、ホワン（Ｈｗａｎｇ
）等によるｒｃｏｍｐｕｔｅｒ　Ａｒｃｈｉｔｅｃｔｕ
ｒｓ　ａｎｄ　Ｐａｒａｌｌｅｌ　Ｐｒｏｃｅｓｓｉｎ
ｇ　　（コンピュータアーキテクチャと並列処理）」と
、１９８１年に同社から出版された、コッギ（Ｋｏｇｇ
ｅ）によるｒＡｒｃｈｉｔｅｃｔｕｒｅ　ｏｆ　Ｐｉｐ
ｅｌｉｎｅｄ　Ｃｏｍｐｕｔｅｒ　（パイプラインコン
ピュータのアーキテクチャ）」に記載されているアイ・
ビー・エム３６０／９１がある。分岐の双方向がプリフ
ェッチされるようになっている。一方の方向における命
令は、分岐が実行されるまでデコードされる。他方の方
向がとられると、デコードした命令は一掃され、プリフ
ェッチされｔ；他方の方向がデコードされる。

ある時間内に一つの分岐がバイブラインにあれば、分岐
の双方向をプリフェッチすることにより性能を高めるこ
とができる。多岐に亙る分岐を処理しているのであれば
、これらの分岐の考えられる目標を全てプリフェッチす
る必要がある。プリフェッチした分岐の数に基づく性能
の改善の度合いは、分岐間の距離を無視すれば、分岐の
数の平方根に比例する。分岐をコードに分離すると、次
から次へと異なったフェッチ装置にロードされる。

この方法で呼び出されるブリ７エツチは、その量が多け
れば多いほど、命令７エツチ装置を複雑にしてしまう。

プリフェッチされたものの、便われない命令の数を減少
するために、分岐予測を用いることが考えられる。分岐
がどの方向に行われるかの予測は、ダイナミック動作で
もあるしく実行時）、また、静的動作（翻訳時）でもあ
る。幾つかのダイナミック予測法が、１９８６年６月に
発行されたｒ　Ｐｒｏｃｅｅｄ　ｉｎｇｓ　ｏｆ　ｔｈ
ｅ　１３ｔｈ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｓｙｍｐ
ｏｓｉｕｍ　ｏｎ　Ｃ。

ｍｐｕｔｅｒ　Ａｒｃｈｉｔｅｃｔｕｒｅｓ　（第１３
回国際コンピュータアーキテクチャシンポジウム論稿集
）」の３９６−４０３ページにおける、マックファリン
グ等による「Ｒｅｄｕｃｉｎｇ　ｔｈｅ　Ｃｏ５ｔ　ｏ
ｆ　Ｂｒａｎｃｈｅｓ　　（分岐のコスト減少）」に於
いて説明されている。このダイナミック予測法では、二
つの予測ビットのラインを含むキャッシュらしきテーブ
ルを用いている。このテーブルへのアクセスは、分岐ア
ドレスの低次ビットにより定まっている。二つのビット
で、分岐のアクティビティの最新の履歴が表されている
。この履歴は、分岐がとるであろうと考えられる方向を
予測するのに使われ、その予測結果に基づいて、分岐の
目標のプリフェッチが行われる。−旦真の分岐方向が定
まると、有限状態の機器が履歴ビットを更新する。予測
が正確であれば、分岐のペナルティは、分岐が実行され
るまでデコード段階が中断されているから、ｌサイクル
のみでおる。

静的予測法では、単一予測ビットにつきコンパイラセッ
トを有するものに関する。このビットはプログラム実行
時に変えられることはない。この様なシステムとしては
、１９８７年に発行されたｒＰｒｏｃｅｅｄｉｎｇｓ　
ｏｒ　ｔｈｅ　１４ｔｈ　Ｉｎｔｅｒｎａｔｉｏｎａｌ
　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　Ｃｏｍｐｕｔｅｒ　Ａｒ
ｃｈｉｔｅｃｔｕｒｅｓ　（第１４回国際コンピュータ
アーキテクチャシンポジウム論稿集）」の２−９ページ
における、ディチェル等による論稿ｒＢｒａｎｃｈ　Ｆ
ｏｌｄｉｎｒ；　ｉｎ　ｔｈｅ　ＣＲＩＳＰ　Ｍｉｃｒ
ｏｐｒｏｃｅｓｓｏｒ：　Ｒｅｄｕｃｉｎｇ　Ｂｒａｎ
ｃｈ　Ｄｅｌａｙ　ｔｏ　Ｚｅｒｏ　　（ＣＲＩＳＰマ
イクロプロセッサに於ける分岐折り畳み：分岐遅延をゼ
ロにする方法）」で説明されているベル研究所のＣＲＩ
ＳＰマイクロプロセッサがある。このＣＲＩ　ＳＰマイ
クロプロセッサは、静的予測ビットを割り当てるのに、
特別のコンパイラを用いている。

静的予測法とダイナミック予測法は、いずれも、ソフト
ウェアにしろ、ハードウェアにしろ、装置を複雑にしが
ちである。いずれにしても、１００％の正確度で分岐の
方向を予測することは出来ない。

尤も、性能を高める上で役立っているものではあるが、
プログラムの非連続フローに係わる問題点を解消するに
はほど遠いものである。

分岐予測法の延長として、分岐目標バッファないし分岐
履歴テーブルを用いることがある。この場合、現に分岐
が行きつく目標を記憶するために、バッファないしテー
ブルにはキャッシュらしき構造が用いられいる。このシ
ステムについては、　１９８７年にアジソンーウェズリ
ー社から出版されたストンによるｒＨｉｇｈ−Ｐｅｒｆ
ｏｒｍａｎｃｅ　Ｃｏｍｐｕｔｅｒ　ＡｒｃｈｉＬｅｃ
ｔｕｒｅ　　（高性能コンピュータアーキテクチャ）」
にて説明されている。そのシステムでは、分岐に出くわ
すと、その分岐の最新のアドレスを記憶しているキャッ
シュへの荷札として、その分岐のアドレスが使われる。

この時点から、他の分岐予測法に於けるのと同一の態様
で手順が進行する。現在の分岐の目標が実際に求められ
ると、キャッシュが更新される。この予測が間違ってい
ると、全ペナルティが分岐にかかるようになっている。

分岐目標バッファの性能は、その容！（サイズ）に左右
されるのは明かであ利、相当大きなものでなければ、所
期の性能を期待することは出来ないことが判明している
。例えば、１９７０年代にマンチェスター大学に於いて
開発された汎用コンピュータで、８桁分岐目標バッファ
　（ｅｉｇｈｔ　ｅｎｔｒｙ　ｂｒａｎｃｈｔａｒｇｅ
ｔ　ｂｕｆｆｅｒ）を用いたＭＵ−５型コンピユータは
、時間の４０％から６０％程度、そのバッファに正確な
目標を記憶しているに過ぎないものであった。このヒツ
ト率は、２５６桁（２５６ｅｎｔｒｉｅｓ）の大容量バ
ッファを用いれば９３％までにすることができる。

分岐目標バッファを用いることで得られる最大の利点は
、分岐とサブルーチンとを無条件に呼び出すことができ
るところにある。これらの命令の内の一つの目標が記憶
されると、キャッシュの交換などでバッファからライン
を断たない限り、予測は常に正確なものとなる。このシ
ステムは、制御ループ構築分岐を予測する時でも首尾よ
く動作する。ループは一つの目標に対して何回も分岐す
るが、他の目標に対しては一回分岐するのみである。分
岐目標バッファは、−度だけ誤った予測をすることがあ
る。また、１９８８年７月号のｒｃｏｍｐｕｔａｒＪ誌
の４７−５５ページに掲載されているリルヤによる論稿
ｒＲｅｄｕｃｉｎｇ　ｔｈｅ　Ｂｒａｎｃｈ　Ｐｅｎａ
ｌｔｙ　ｉｎ　Ｐｉｐｅｌｉｎｅｄ　Ｐｒｏｃｅｓｓｏ
ｒｓ　（パイプライン方式プロセッサに於ける分岐ペナ
ルティの減少法」にて説明されているように、予測した
分岐の後に次の命令をいくつか含むようにバッファを構
築することもできる。ループが小さいと、この分岐目標
バッファは命令キャッシュに似たものになる。しかし、
ハードウェアが複雑になるのは免れず、それも他の方法
によるものと比べれば非常に複雑になり、しかも、１０
０％の正確性を期待することは出来ない。

分岐に係わる問題に対処した他の方法では、有用な作業
で泡立ちを満たすためにコード再構築法（ｃｏｄｅ　ｒ
ｅｃｏｒｇａｎｉｚａｔｉｏｎ）を用いている。遅延分
岐法では、コンパイラを用いて通常、分岐の前に起こる
命令で、分岐後のギャップを埋め合わせている。コンパ
イラが分岐を検出すると、その前の命令をサーチして、
分岐演算に係わりのない命令を探す。その際、該当する
命令が検出されると、その命令は分岐の後の遅延スロッ
トにリロケーションされる。遅延スロットの数は、目標
を得るに当たっての遅延量に対応する。分岐の結果がど
うあろうとも、遅延命令は、プログラムに於ける分岐の
前に元より置かれているものであるから、常に実行され
ていなければならない。もし全ての遅延スロットが塞が
れると、分岐の目標が、遅延命令の開始にと伴ってパイ
プラインにいつでも入力されるようになる。その様にす
れば、パイプラインに泡立ちが起こるようなことはない
。遅延分岐法は、ＩＢＭ　８０１　（１９８２年３月に
刊行されたｒＰｒｏｃｅｅｄｉｎｇｓ　ｏｎ　ｔｈｅ　
Ａｒｃｈｉｔｅｃｔｕｒａｌ　５ｕｐｐｏｒｔ　ｆｏｒ
　ＰｒｏｇｒａｍＩＩｌｉｎｇ　Ｌａｎｇｕａｇｅｓ　
ａｎｄ　Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍｓ　（プロ
グラム言語とオペレーションシステムのアーキテクチャ
支援に関する論稿集）」の３９−４７ページにおける、
ラジンによる論稿ｒＴｈｅ　８０１　Ｍｉｎｉｃｏｍｐ
ｕｔｅｒ（８０１型ミニコンピユータ）」を参照のこと
。）や、バークレーイＲＩＳＣＩ　（１９８１年５月に
刊行されたｒＰｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　
８ｔｈ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｓｙｍｐｏｓｉ
ｕｍ　ｏｎ　Ｃｏｍｐｕｔｅｒ　Ａｒｃｈｉｔｅｃｔｕ
ｒｅｓ　（第８回国際コンピュータアーキテクチャシン
ポジウム論稿集）」における、バターソン等による論稿
ｒＲ１ｓｃ−１：Ｒｅｄｕｃｅｄ　Ｉｎ５ｔｒｕｃｔｉ
ｏｎ　Ｓｅｔ　ＶＬＳＩ　Ｃｏｍｐｕｔｅｒ　（ＲＩＳ
Ｃ−に減少命令セットＶＬＳＩコンピュータ）」を参照
のこと。）　、ＭＩＰＳ　（１９８１年１０月に刊行さ
れたｒＰｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　ＣＭＵ
　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　ＶＬＳＩ　Ｓｙｓｔｅ
ｍｓ　ａｎｄ　Ｃｏｍｐｕｔａｔｉｏｎｓ　（ＶＬＳＩ
システムと演算に関するＣＭＵ会議論稿集）」における
、ヘネッシー等による論稿ｒＭＩＰｓ：Ａ　ＶＬＳＩ　
Ｐｒｏｃｅｓｓｏｒ　Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｍ　
Ｉ　ＰＳ　：　ＶＬＳ　ｌプロセッサアーキテクチャ）
」や、１９８６年に刊行されたｒＰｒｏｃｅｅｄｉｎｇ
ｓ　ｏｆ　ｔｈｅ　ＳｐｒｉｎｇＣＯＭＰＣＯＮＪの１
２６ページにおける、ムツソリス等による論稿ｒＡ　Ｃ
ＭＵ５　ＲＬＳＣＰｒｏｃｅｓｓｏｒ　Ｗｉｔｈ　［ｎ
ｔｅｇｒａｔｅｄ　Ｓｙｓｔｅｍ　Ｆｕｎｃｔｉｏｎｓ
　（集積システム機能付きＣＭＯＳ　ＲＩＳＯプロセッ
サ）」を参照のこと。）　、ＨＰＳｐｅｃｔｒｕｍ　（
１９８６年に刊行されたｒＰｒｏｃｅｅｄｉｎｇｓ　ｏ
ｆｔｈｅ　Ｓｐｒｉｎｇ　ＣＯＭＰＣＯＮＪの４０ペー
ジにおける、ビルンバウア等による論稿ｒＢｅｙｏｎｄ
　ＲＩＳＣ：Ｈｉｇｈ　Ｐｒｅｃｉｓｉｏｎ　Ａｒｃｈ
ｉｔｅｃｔｕｒｅ　（ＲＩＳＣを越えて：高性能アーキ
テクチャ）」を参照のこと。）等において用いられてい
る。

遅延分岐法が首尾よく作用するかどうかは、遅延スロッ
トを満たす命令が見つかるかどうかに懸かっている。命
令が一且再リロケーションされると、分岐の開始後にそ
の命令が実行されることから、命令そのものが比較ない
し分岐の結果に影響をもたらすようなことは有り得ない
。例えば、ＭＩＰＳにおいては、一つの遅延スロットは
時間の７０％で満たされる。二番目のスロットは、時間
の２５％で満たされるのみである。満たされていないス
ロ・７トは、いわゆる「非動作（ｎｏ　ｏｐｅｒａｔｉ
ｏｎ）」（ＮＯＰ’Ｓ）で満たされ、事実上無駄になっ
ている。また、遅延分岐は、適当なコードをサーチし、
リロケートする機構であるからには、機器のコンパイラ
の構成を複雑にしてしまう等の問題がある。

分岐折り畳み法（ｂｒａｎｃｈ　ｆｏｌｄｉｎｇ）は、
別のコード再構築法の一つであって、ＣＲＩＳＰマイク
ロプロセッサに使われている。この点については、前掲
のディチェル等による論稿や、１９８７年２月に刊行さ
れたｒＰｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　Ｓｐｒ
ｉｎｇ　ＣＯＭＰＣＯＮＪの９１−９５ページにおける
、ブレンバウア等による論稿ｒＡｒｃｈｉｔｅｃＬｕｒ
ａｌ　Ｉｎｎｏｖａｔｉｏｎｓ　ｉｎ　ＣＲＩＳＰ　Ｍ
ｉｃｒ。

ｐｒｏｃｅｓｓｏｒ　（ＣＲＩＳＰマイクロプロセッサ
におけるアーキテクチャ革新）　Ｊ　、１９８７年６月
に刊行されたｒＰｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ
　１４ｔｈ　Ａｎｎｕａｌ　１ｎｔｅｒｎａｔｉｏｎａ
ｌ　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　Ｃｏｍｐｕｔｅｒ　Ａ
ｒｃｈｉｔｅｃｔｕｒｅｓ　（コンピュータアーキテク
チャに関する第１４回国際年度シンポジウム論稿集）」
の３０９−１９べ−じにおける、ディチェル等による論
稿ｒＴｈｅ　）ｌａｒｄｗａｒｅ　Ａｒｃｈｉｖｅｃｔ
ｕｒｅ　ｏｆ　ｔｈｅ　ＣＲＩＳＰ　Ｍｉｃｒｏｐｒｏ
ｃｅｓｓｏｒ　（ＣＲＩＳＰマイクロプロセッサのハー
ドウェアアーキテクチャ）」、１９８７年２月に刊行さ
れたｒＰｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ　５ｏｌｉｄ　５ｔａｔｅｓ　Ｃ
１ｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ（ソリッドステ
ート回路に関する国際会議論稿集）」の３４−３５ペー
ジにおける、ブレンバウ７等による論稿ｒＡ　Ｐｉｐｅ
ｌｉｎｅｄ　３２ｂ　Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ　
ｗｉｔｈ１３ＫＢ　ｏｆ　Ｃａｃｈｅ　ＭｅｏＩｏｒｙ
　（１３キロバイトキヤツシユメモリを備えたパイプラ
イン方式３２ビツトマイクロプロセツサ）」などにおい
て詳述されている。

ＣＲＩＳＰでは、それぞれのマイクロ命令が２フイール
ドで構成されている水平マイクロコードと、　ＮＥＸＴ
−ＰＣと、代用（Ａｌｔｅｒｎａｔｅ）ＮＥＸＴ−ＰＣ
とが使われている。この２フイールドで次の命令のアド
レスを特定するようになっている。命令デコード時に、
ハードウェアが分岐命令を識別して、前のマイクロ命令
のフィールドにその分岐の目標アドレスを［折り畳む（
ｆｏｌｄ）Ｊようになっている。ある意味では、それぞ
れの命令は、次の命令のアドレスを含んでいるので、分
岐命令とみなすことができる。

どの分岐方向をプリフェッチすべきかを決めるのに、静
的分岐予測法を用いている。予測が正確であれば、実行
パイプラインが絶え間なく続行する。

この場合、分岐折り畳み作用により分岐を実際に除去で
きる。そうでなければ、命令フェッチパイプラインが一
掃され、正しい目標がフェッチされる。従って、理想的
な状況の下では、ＣＲＩＰＳは、■サイクルにつき複数
の命令を実行することができる。

分岐折り畳み作用を実施するには、複雑な解読装置が必
要になる。誌かも、解読装置を使ったとしても、バイブ
ライン分岐に関する問題点を解消する必要があるので、
性能を高める上で役立つところはない。しかし、コード
量（サイズ）を減少する、それもある場合では著しく減
少することが出来るので、片寄った性能を改善すること
ができる。

要するに、ハードウェアにしても、ソフトウェアにして
も、従来の方法は、命令バイブラインの効率を改善すべ
くなされたものである。プリフェッチや簡便予測法など
の簡単な解決法では、所期の改善を期待することが出来
ない。その他の方法では、性能改善を期待することがで
きるものの、そのためには非常に複雑頻雑なハードウェ
アやソフトウェアを用いざるを得ない。いずれにしても
、従来の方法では、全時間に互って稼働するかどうかと
なると、それを保証するものはない。このことから、分
岐に係わる問題点は、ピーク性能と持続性能との間のギ
ャップに立ちはだかる問題として、依然と残されている
。

非連続プログラムをもっと効率的に処理することが求め
られている。最もリアルタイムなものには、分岐やサブ
ルーチン呼出（割り込み）などのプログラムフローを変
える命令が含まれている。

例えば、自動姿勢制御装置を備えた航空機に特に適した
航空制御システムでは、常時変化するセンサからの入力
に基づいて、リアルタイム判断を行うことが求められて
いる。即刻判断を要する材料の数が増加しても性能劣化
を来さない演算システムがあれば、それこそ非常に有用
なものである。

大部分のアルゴリズムは時間がかかるし、また、条件ス
テートメント（条件分岐）に基づいている。

これらの分岐が硬ループＯｉｇｈｔ　１ｏｏｐ）に含ま
れていると、性能の劣化は一層助長される。この様なア
ルゴリズムとしては、フラクタルアルゴリズムや、Ｄ−
アルゴリズム、ＰＯＤＥＭアルゴリズムなどの回路検査
用アルゴリズムなどがある。依存性と接続性とが非常に
区分されている場合、特にリンクリスト（Ｌｉｎｋｅｄ
　Ｌｉ５ｔｓ）を処理するに当たり、シンボリック処理
法がシリアル方式で大いに使われている。プログラムの
非連続フローに伴う性能劣化を阻止することのできるア
ーキテクチャがあれば、この種の処理を高速化すること
ができる。

（発明の要旨） 本発明は、プログラムのフローが非連続であっても、コ
ンピュータシステムのピーク性能と等しい持続命令処理
性能が、バイブライン方式コンピュータシステムから得
られるようにした方法と装置とを提供するのを目的とし
たものである。本発明によれば、本明細書において「重
畳命令群ブリフェッチ式コンピュータ（ｐｒｅｆｅｔｃ
ｈｉｎｇ　Ｒｅｐｌｉｃａｔｅｄ　Ｉｎ５ｔｒｕｃｔｉ
ｏｎ　Ｓｔｒｅａｍ　Ｍａｃｈｉｎｅ）Ｊ　　（以後、
ＰＲＩＳＭと略称する。）と呼称する新規なアーキテク
チャにおけるプログラムから、命令フェッチ・解読装置
を重畳（ｒａｐｌｉｃａＬｉｏｎ）Ｌ、、、かつ、プロ
グラムのフロー特性を取り出すこと（ｅｘｔｒａｃｔｉ
ｏｎ）により、前述の目的を達成することができる。詳
述すれば、本発明では、実行すべきコンピュータプログ
ラムから、それを実行するに先立ってプログラムフロー
情報を取り出し、コンピュータプログラムの実行をモニ
タすると共に、コンピュータプログラムの異なった部分
を複数の７エツチ装置に選択的に記憶させることにより
、ＣＰＵ　（中央演算装置）が次の命令を実行するとき
に必要になると思われる命令を全てフェッチ装置に記憶
することで、分岐がとられた命令を有するプログラム部
と、同一分岐命令に対して分岐がとられていない命令を
有するプログラム部とがどのフェッチ装置にも記憶され
ないようにし、その後、ＣＰＵが実行する命令の判断に
基づいてフェッチ装置からＣＰＵに、命令が選択的に伝
送されるようにしている。

本発明の前述の目的やその他の特徴などについては、後
述する本発明の好ましい実施例の説明から明らかになる
であろう。

（実　施　例） ■、全体構成 Ａ、概略構成 ホストコンピュータとしての７オンニユーマン型コンピ
ユータ１０に実施した本発明のＰＲＩＳＭアーキテクチ
ャを第１図に示す。ＰＲＩＳＭアーキテクチャでは、本
明細書において便宜上「グローバルプログラムカウンタ
ーＪ　（ＧＰＣと略称）と称するプログラムカウンター
ないし命令ポインター１２を備えた、従来高知のプログ
ラム命令実行用ＣＰＵ　１１を用いている。言うまでも
ないことではあるが、本発明のＰＲＩＳＭアーキテクチ
ャは、ホストコンピュータを用いない、自立型コンピュ
ータにも適用できるものである。ＰＲＩＳＭアーキテク
チャは、コンピュータプログラムを実行するに先立って
、そのコンピュータプログラムからプログラムフロー情
報を取り出すパーティションコンパイラ２０と、翻訳し
たプログラムとプログラムフロー情報とを記憶するプロ
グラムメモリ３０と、翻訳したプログラムの異なった部
分を記憶し、後述のＩＤＵ／ＣＰυマイクロ命令バス５
０を介して命令をＣＰＵＩＩに選択的に伝送する少なく
とも一つ、好ましくは複数のＮ同一７エツチ装置（この
フェッチ装置の好ましい実施例として、以後、命令解読
装置と称する。）４０と、後述の態様でＰＥＣ／　Ｉ　
ＤＩ命命令バッフ０介して命令解読装置（ＩＤＵ）　４
０に対するプログラムの部分とプログラムフロー情報と
の配分を制御するプログラム実行制御器（ＰＥＣ）６０
とで構成されている。図示するように、プログラム命令
の実行時にオペランド（演算子）やその他の処理すべき
データを記憶させるために、プログラムメモリ３０とは
別にデータメモリ８０を用いている。

Ｂ、パーティションコンパイラ パーティションコンパイラ２０を実施する方法としては
、幾つか考えられる。好ましい実施例では、ＣＰＵＩＩ
が実行するプログラムに対応する翻訳コードのプログラ
ムフローグラフをプログラム翻訳時に発生するコンパイ
ラプログラムがコンパイラ２０を構成している。ＰＲＩ
ＳＭアーキテクチャでは、実行すべきコンピュータプロ
グラムの入力ポイントと分岐目標のロケーションいつい
て予め知っていなければならないが、これらのポイント
がアクセスされるかどうか、また、アクセスされるとす
れば、何時、何処でアクセスされるのか、については知
っていなくてもよい。後述するように、この様な予備知
識は、パーティションコンパイラ２０によりプログラム
の目的ないし実行可能なコードから取り出される。その
際、パーティションコンパイラ２０は、プログラムの入
力ポイントと分岐目標に基づいてコードをセグメントに
分割する。入力ポイントは、例えば、開始ラインとか、
手順の開始、ないし、手順からの復帰ポイントとかの、
プログラムを開始したり、入力したりするのに用いられ
るコードラインである。本明細書においては、分岐目標
は、分岐に伴う命令、即ち、分岐がとられた命令や分岐
がとられていない命令を意味する。これらのポイントは
、一般にラベルで識別されている。パーティションコン
パイラ２０は、各セグメントのサイズと依存性とを決定
する。これらのセグメントの形成方法は種々あるが、但
し、各入力ポイントが識別されていなければならない。

セグメント化のためのパーティションの仕方の二側を第
２ａ図と第２ｂ図とに示す。第２ａ図に示した第１方法
では、各分岐の後であって、しかも各ラベルの前にコー
ドがセグメント化されている。他方、第２ｂ図に示した
第２方法では、各ラベルの前のコードだけがセグメント
化されている。

パーティションコンパイラ２０によりなされるパーティ
ション作業は、種々のコード相関技法を用いて分岐を処
理する従来のコンパイラがなすパーティション作業はど
でもない。パーティションコンパイラ２０は、ＰＥＣ６
０のために備えて、コードをセグメントに分解するのみ
で、コードの再構築やりロケーションを追跡することま
でやることはない。パーティションコンパイラ２０によ
り創生されるプログラムフローグラフは、好ましくはテ
ーブルまたはリンクリストの形でプログラムメモリ３０
に記憶される。セグメントサイズ情報は、　ＰＥＣ６０
によるＩＤＵ４０への異なったセグメントのロードにつ
いての優先度を決めるのに有用である。

別の方法としては、手作業にてパーティションを行って
もよいし、この場合、プログラムフローグラフのデータ
はオペレータがプログラムメモリ３０にロードする。

Ｃ，プログラム実行制御器 ＰＥＣ６０には、二つの主たる役割がある。即ち、ＣＰ
ＵＩＩにより実行されているプログラム命令とプログラ
ムメモリ３０に記憶されているプログラムフローグラフ
情報とに基づいて適当なときにコンピュータプログラム
をモニタすることと、選ばれｔ；コードセグメントを選
ばれたＩＤＵ４０にロードすることである。ＰＥＣ６０
によりセグメントが！ＤＵ４０にロードされるから、Ｃ
ＰＵＩＩにより次の命令が実行される時に必要になると
思われる全ての命令がＩＤＵ４０に記憶することで、分
岐がとられた命令を有するセグメントと、同一分岐命令
に対して分岐がとられていない命令を有するセグメント
とがどのＩＤＵ４０にも記憶されないようになっている
。これは、分岐が実行される時には、目標がデコードさ
れて、何時でも応じられるようにするために必要なこと
である。

一般に、ＰＥＣ６０は、パーティションコンパイラ２０
から得られて、プログラムメモリ３０に記憶されている
プログラムのフローを追跡する。そのために、ＰＥＣ６
０はセグメントのフロー情報や、依存性に関する情報、
サイズ情報を用いて、互いに依存し合う二つのセグメン
トが同−ＩＤＵ４０にロードされるようなことが起こら
ないようにしている。また、ＰＥＣ６０は、ＣＰＵＩＩ
によるプログラムの実行をモニタして、デコードのため
にセグメントをロードする必要があるのは何時かを決定
している。その後、セグメントをＩＤＵ４０にロードし
て、次の命令が実行される時に必要になりそうな全ての
命令がＣＰＵＩＩに伝送されるようにしている。

稼働が持続するためには、一つの条件（Ｃ０１ｓｔｒａ
ｉｎｔ）が満たされているのが好ましい。即ち、ＰＥＣ
６０のバス帯域幅を大きくとって、命令の長いシリアル
セグメントが実行されていると、ＣＰＵＩＩがそれを実
行する速度よりも早い速度でそのシリアルセグメントが
ＩＤＵ４０にロードされるようにする。

Ｄ、命令解読装置 最も基本的な形での各ＩＤＵ４０は主として、ＰＥＣ６
０により特定の時間に一つだけのセグメントがロードさ
れる７エツチ装置であって、ＣＰＵＣｌ　ｌが実行する
のにその常駐セグメントを必要としているのは何時かを
決めるだけである。また、ＣＰＵ　１１による実行に先
立って翻訳した命令をデコードする必要があるようなコ
ンピュータアーキテクチャでは、ＩＤＵ４０は、ＰＥＣ
６０から供給されてフェッチされたセグメントを記憶す
る他に、プログラム実行に必要となる記憶セグメントに
おける命令をデコードする。このようなＩＤＵ４０の好
ましい構成を第３図に示すが、図示のように、ＩＤＵ４
０は、ＰＥＣ６０からロードされた命令セグメントを記
憶する局部命令メモリ４１と、どの命令が局部命令メモ
リ４１から７エツチされてデコードされ、実行に供し得
るのかを表示する局部プログラムカウンタ（ＬＰＣ）４
２と、局部命令メモリ４１に常駐している命令をＣＰＵ
ＩＩが読めるような形にデコードする命令デコードパイ
プラインないしデコーダ４３と、どの命令セグメントを
デコードすべきかを決定するアドレス装置４４と、ＩＤ
Ｕ４０がＩＤＵ／ＣＰＵ命令バス５０の制御を行ったり
、或いは、補充するのは何時かを決定するバス捕獲装置
（ｂｕｓ　ｃａｐｔｕｒｅ　ｕｎｉｔ）４５とで構成さ
れている。

局部命令メモリ４１は、ＰＥＣ／ＩＤＵ命令バス７０を
介してＰＥＣ６０からロードされた命令セグメントを記
憶するものである。ＰＥＣ６０は、セグメント量を知っ
ており、しかも、どのセグメントがＩＤ０４０にロード
されたのかをも知っているので、メモリの容量が命令メ
モリ４１の性能に著しい影響を及ぼすようなことはない
。しかし、メモリ４１としては、１ＤＵ４０とＰＥＣ６
０との間でセグメントが絶えずロードされたり、ダウン
ロードされたりするのを避けるためにも、常識的な容量
のコードセグメントを複数記憶できる程度の容量を持っ
たものが望ましい。

ＬＰＣ４２は、デコードした命令の、局部でないプログ
ラムアドレスを表示する。この情報は、ＰＥＣ６０から
セグメントと共にロードされる。シリアルコードセグメ
ントを処理している時に、ＬＰＣ４２は、ｃｐｕｔｉの
ＧＰＣ１２と同期してインクリメントされる。セグメン
トが終ったか、または、必要になっているかのいずれの
時には、アドレス装置４４からＬＰＣ４２に新たな値が
ロードされる。

また、ＬＰＣ４２は、後述のように、バス捕獲装置４５
により利用される。

一般に、デコーダ４３は、ＣＰＵＩＩに必要な全ての命
令のデコードを行うもので、所望によっては、完全なメ
モリオペランドのデコードを含む、ＣＰＵＩＩに必要な
形に命令をデコードするように構築することもできる。

デコーダ４３をしてデータメモリ８０にアクセスさせる
ことは、ＩＤＵ４０とＣＰＵＩＩとが同時にデータにア
クセスしようとすることから、データメモリの競合と結
合（ｃｏｈｅｒｅｎｃｙ）上に重大な問題が起こる。こ
のような訳で、メモリオペランドのデコード作用は、Ｃ
ＰＵＩＩに任せるようにするのが望ましい。デコーダ４
３としては、解読論理回路４３ａと、各プログラム命令
に対応するマイクロプログラムを記憶するマイクロ命令
メモリ４３ｂとで構成するのが望ましい。

デコードしたマイクロ命令は、バス捕獲装置４５により
制御されるバッファ４６に記憶する。

アドレス装置４４は、現にデコードされているセグメン
トがデコードされた後にデコードすべきセグメントはど
れかを判定して、他のセグメントのデコード作用を開始
するためにセグメントをスキップすべきかどうかを識別
する。このアドレス装置４４としては、対応するＩＣＵ
の局部命令メモリ４１にロードしたセグメントについて
、ＰＥＣ５０から供給された依存性情報を含むセグメン
ト制御テーブル（ＳＣＴ）が記憶されているメモリ４４
で構成するのが望ましい。現在のセグメントが分岐され
たか、または、終結されたのであれば、　ＣＰＵ１１に
命令を供給しティる１ＤＵ４０は、ＩＤＵ／ＣＰＵ命令
バス５０の制御を放棄する。ＳＣＴは、デコードすべき
次のセグメントを判定するに当たって参照されるように
なっている。各セグメントはそれに対応するＩＤＵ４０
のみにロードされるのであるから、ＩＤＵ／ＣＰＵ命令
バス５０に競合が起こるようなことはなく、対応する一
つのＩＤＵ４０の特定のプログラムアドレス位置に命令
が記憶される。

ＳＣＴには、対応するＩＤＵ４０に常駐している各セグ
メントのベースプログラムアドレスであって、ＬＰＣ４
０が利用するアドレスも記憶されている。

このベースアドレスは、プログラムアドレス空間におけ
るセグメントの始まりのグローバルアドレスと、対応す
るＩＤＵの局部メモリ４１におけるセグメントの始まり
の局部アドレスからなる。ベース局部アドレスは、局部
ＩＤＵメモリ４１にアクセスするために記憶される。

ＰＥＣ６０は唯一つの１ＤＵ４０に特定のセグメントを
ロードし、したがって、プログラムアドレスは特定され
ているから、バス捕獲装置４５は図示のように全面的に
配分されているのが望ましい。尚、全ての１ＤＵ４０と
ＣＰＵＩＩとの間のインターフェースを取り持つものと
してのバス捕獲装置４５を一つだけにすることも可能で
ある。このバス捕獲装置４５としては、ＧＰＣ１２の値
と対応ＩＤＵのＬＰＣ４２の値とを比較する比較器４５
ａと、ＬＰＣの値とＧＰＣの値とが一致すれば、比較器
４５ａの出力に応答してＩＤＵ／ＣＰＵバス５０を捕獲
するバス捕獲論理回路４５ｂとで簡単に構成したものが
望ましい。

命令バイブラインに泡立ちが起こらないこと、また、持
続性能をピーク性能と等しくなるようにするために必要
はＩＤＵ４０の数は、ハードウェアのケースステートメ
ンとを考慮しないとすれば、また、ＧＰＣ１２の値をプ
ログラム実行時に演算しない（即ち、分岐作用に対して
プログラムカウンタがない）とすれば、命令の最大フェ
ッチ・デコード時間により限定される。ハードウェアケ
ースステートメントとは、単一の分岐ステートメンとが
、潜在的に無限数の目標を持つことができることを意味
する。ケースの潜在的な目標の数が限られると、ＩＤＵ
４０の所要数は目標の数と共に指数関数的に増加するも
のの、上限数というものが存在することになる。ＧＰＣ
１２の値がプログラム実行時に演算されると、パーティ
ションコンパイラ２０は、全ての潜在的な入力ポイント
を知ることができず、また、プログラムを適当に分割す
ることもできなくなる。

Ｅ、中央演算装置（ＣＰＵ） ＣＰＵＩＩとしては、ＧＰＣ１２を備えた７オンニユマ
ンをコンピュータである限り、どのような構成のもので
あってもよい。ＧＰＣ１２は、実行すべきプログラム命
令のアドレスが、適当にデコードされた命令を得るため
に全てのＩＤＵ４０に伝えられるようにするために必要
なものである。前述のように、データメモリ８０へのア
クセスは、メモリの競合や結合に関する問題点を解消す
るためにも、ＣＰＵＩＩにより制御されるようになって
いる。これにより、データメモリのアクセスを高速化す
る！こめに、キャッシュやその他の方法をデータメモリ
８０に取り入れることができるのである。

以後、メインＰＲＩ　ＳＭ構成要件の構成とその作用、
及び、ＣＰＵＩＩとの相互関係について説明する。

Ｉ＋、プログラムのパーティション作用本発明が容易に
理解されるｔ；めにも、パーティションコンパイラ２０
としては、目的と言うよりはむしろ実行可能なコードを
発生する、従って、リロケーションのための手段を必要
としない通常のコンパイラを備えたホストコンピュータ
に用いられているものとして説明する。また、実行すべ
きプログラムの全ての条件ステートメントはバイナリで
表されていること、即ち、条件ステートメントを実行す
ると二つの分岐が潜在的にとられるようになっているも
のと仮定する。しかし、当業者には、パーティションコ
ンパイラ２０として、リロケーション（目的）自在なコ
ードパーティション作用を行えるものとしてもよいこと
は容易に想到し得るものである。何故なら、リロケーシ
ョン手段を有するコンパイラと、そうでないコンパイラ
とは、パーティションアドレスにオフセットを追加する
（前者の場合）か、しない（後者の場合）かの違いに過
ぎないからである。同様に、パーティションコンパイラ
２０は、非バイナリ条件ステートメントで稼働するよう
にすることも容易にできることである。

本発明の発明者が利用して成功したプログラムパーティ
ションの好ましい方法では、一つのセグメントには一つ
の入力ポイント命令（ステートメント）のみが含まれて
いるに過ぎないものであって、それもそのセグメントの
最初の命令である。

このセグメント化の仕方の一例を第２Ｃ図に示すが、第
２ａ図に示したセグメント化の仕方と類似している。連
続コードは、必要に応じて、例えば、単一セグメントが
長すぎて単一のＩＤＵ４０の局部命令メモリ４１に入り
きれない場合、恣意的にセグメントに分解することがで
きる。このようにアーキテクチャを狭めれば、プログラ
ムをセグメント化するのが容易になる。また、ＩＤＵ４
０としても、セグメントがスキップされる時期を一層容
易に識別できるようになる。それに、セグメントの終端
が識別されるためには、各命令のコードにセグメント終
端フラグを追加して、セグメントにおける最後の命令に
対してはゼロに設定されるようにするのが望ましい。

パーティションコンパイラ２０は、各セグメントにつき
下記の情報を含むテーブルの形で、プログラムフローグ
ラフを発生するように構成されているのが望ましい。即
ち、前述のテーブルに含まれる情報は、セグメント名（
必ずしも必要ではないが、あれば有用）、セグメントの
始端アドレス、セグメントの終端アドレス、それに、実
行すべき条件ステートメントがバイナリであるとすれば
、第１後続セグメント（ｆｉｒｓｔ　ｐｏｔｅｎｔｉａ
ｌ　ｎｅｘｔ　ｓｅｇｍｅｎｔ）　（セグメント名か、
またはアドレス）と第２後続セグメント（セグメント名
か、またはアドレス）の情報である。実行すべき条件ス
テートメントはバイナリであるから、各セグメントに続
くものとして多くとも二つのセグメント（分岐がとられ
たセグメントと、分岐がとられていないセグメント）が
あり得る。サブルーチン呼出と無条件分岐の場合、後続
セグメントは一つしかない。

セグメントのネーミングは連続しているか、または、他
の情報を用いてもよい（例えば、セグメント開始アドレ
スはセグメントを定めるのであるから、他の名の代わり
に用いることができる）。

セグメントのフローグラフ情報は、コンパイラ２０によ
り、ｌないし２パスで発生させられる。

尚、目的ないし実行可能なコードから直接情報を取り出
してもよい。その様にしたとしても、従来公知の分解器
（ｄｉｓａｓｓｅ＋ｎｂｌｅｒ）はどれでも、プログラ
ムにおけるラベルを見つけることができるものであるか
ら、全ての入力ポイント（セグメント始端アドレス）を
見つけることもできる。しかし、全てのラベルのテーブ
ルがコンパイラのコードジェネレータに存在し、従って
、仕事を複写（ｄｕｐ　ｌ　１ｃａｔｉｏｎ）する必要
はないので、コンパイラそれ自体がプログラムフローグ
ラフを発生できるようにするのが望ましい。

セグメントとしては、下記のように定められているのが
望ましい。

ｉ）ラベルが常に、セグメントの始まりを構成している
こと。

ｉｉ）セグメントの終端に、分岐（条件分岐か、または
無条件分岐）、サブルーチン呼出、それに、ＧＰＣ１２
をして、１以外の値だけインクレメントされているとこ
ろから潜在的に変えてしまうその他の命令が含まれてい
ること。（ｌは、一つのセグメント内での連続する二つ
の命令間のインクレメント値。） ｉｉｉ）　　セグメント終端が、たとえこの条件を要し
ない装置があるにしても、セグメント始端の直前の全て
のアドレスを含んでいるとみなされること。

このパーティションについての規定以内で、連続コード
の一部分が、連続コードの中間部におけるラベルへと何
回もジャンプすることでバイパスされるのであれば、そ
のコードは、第１セグメントが唯一つの後続セグメント
、即ち、第２セグメントを有するなりに、そのコードは
互いに別個の二つのセグメントに分解される。どの命令
で制御のプログラムフローが転送されるのかについての
情報は、ｃｐｕ命令セットから直に求めることができる
。

ｉｖ）　　プログラムの最初と最後の命令はセグメント
開始とセグメント終端でなければならない。従って、セ
グメントの開始はどれでも、セグメント終端に続くもの
である。このように、全てのコードが、定義付けられた
セグメントに分解されるのである。また、構成上、一つ
のセグメント内の二つの命令が連続メモリアドレスにな
いと言うようなことは有り得ない。何故なら、このよう
な状況がでるのは分岐からであって、自動的にセグメン
ト終端を定めることになるからである。

Ｖ）無条件分岐とサブルーチン呼出の場合、第２後続セ
グメントはなく、従って、この入力は、プログラムフロ
ーグラフテーブルにブランクのまま残される。この場合
、第１後続セグメントが、プログラムの制御が転送され
るセグメントであって、分岐ないし呼出により特異的に
定められるセグメントとなる。条件分岐の場合では、二
つの後続セグメント、即ち、分岐がとられたセグメント
と分岐がとられていないセグメントとがある。その場合
でも、後続セグメントは定義づけられており、テーブル
を完全にするのに分岐セグメントアドレスが使われる。

ｖｉ）　　ｒリターン（復帰）」ステートメントの場合
、プログラムにおける複数のポイントからサブルーチン
が実行されるのであるから、後続セグメントの入力は、
統計上解釈された（ｓｔａＬｉｃａｌｌｙ　ｃ。

ｍｐｉｌｅｄ）プログラムフローグラフに対してブラン
クのままになっている。後述するように、実行時には、
ＰＥＣ６０が、リターンアドレスのＬＩＦＯスタックを
保持するが、そのスタックのトップは、ＣＰＵ１１が現
に実行しているセグメントのプログラムフローグラフに
おける第１後続情報がなければ、「アクティブセグメン
ト」と見なされる。これらのリターンアドレスは、ｌだ
けインクレメントされたサブルーチン呼出のＧＰＣ値と
して定められ、このリターンアドレスの算出はサブルー
チン呼出の時に行われる。従って、リアルタイム動作が
システムのレベルで維持されるのである。

リーロケション自在なコードをパーティションすべきで
あれば、絶対アドレスを名°目上の始端アドレス（この
アドレスに対してホストコンパイラが常にコードを発生
している。）から実際の始端アドレスに変換するローダ
（ｌｏａｄｅｒ）が必要になる。

このローダは、絶対アドレスに対して変換作用を行う従
来公知のものと変わるとことはないが、致をとるｔ；め
にプログラムフローグラフにも適当なオフセットを付け
てやる必要がある点で異なるのみである。

真の対ＧＰＣアドレス指定モード（ｔｒｕｅ　ＧＰＣ−
ｒｅｌａｔｉｖｅ　ａｄｄｒｅｓｓｉｎｇ　ｍｏｄｅ）
は、次の命令、従って、後続セグメントが充分定義づけ
られていないから、命令に使うことができない。時とし
て、この対ＧＰＣアドレス指定モードは、コードリロケ
ーションを容易にするために使われる（例えば、「何が
し条件があれば、５アドレス下ヘジヤンプする」とかの
命令が考えられる。）、本発明のＰＲＩＳＭアーキテク
チャでは、後続セグメントの入力ポイントが命令そのも
のにより特異的に定められるから（レジスタの内容など
の稼働時間情報に依存しない）、この種の命令を用いて
いる。言うまでもないことではあるが、全てのセグメン
トリロケーション情報が、前述の場合と同様に当てはま
る。

ホストコンピュータｌＯの既存のアーキテクチャにコン
パイラが含まれている場合、パーティションコンパイラ
２０としては、完全仕立て（７）（ｆｕｌｌｙ−ｆｌｅ
ｄｇｅｄ）コンパイラよりはむしろ、フィルタプログラ
ムからなるものが望ましい。このパーティションコンパ
イラ２０の出力は、実行可能なコードを含むファイルと
、前述のようにテーブルの形でプログラムフローグラフ
を含むファイルとの二つのファイルを一組としたもので
ある。これらのファイルは、プログラムメモリ３０に記
憶されるＩｌｌ、プログラム実行制御器 最も基本的な実施形態としてのＰＥＣ６０は、第４図に
示したように、セグメント配分制御装置６１と、ＩＤＵ
割当メモリ６２と、リターンアドレスメモリ６３とで構
成されている。制御装置６１はＧＰＣ１２をモニタしな
がら、プログラム命令、従って、現にＣＰＵＩＩにより
実行されているセグメントを見つけだす。制御装置６１
は、プログラムメモリ３０に記憶されているプログラム
フローグラフを用いて、どのプログラムセグメントが、
現在のセグメントの実行の後に実行すべき一つか、また
は二つの後続セグメントであるかを決定する。

その後、制御装置６１は、プログラムメモリ３０から対
応する局部命令メモリ４１へとセグメントを複写するこ
とで、各後続セグメントを別のＩＤＵ４０の局部命令メ
モリ４１へとロードする。同時に、対応するＩＣＵアド
レス装置４４に記憶されているＳＣＴが制御装置６１に
より更新されるので、そのＩＤＵ４０は、セグメントが
ロードされたこと、従って、そのセグメントをデコード
しなければならないことを知ることができる。

セグメントがＩＤＵの間に適切に分配されるようにする
ために、制御装置６１はＩＤＵ割当メモリ６２に、どの
ＩＤＵ４０がアクティブなのか、即ち、どの１ＤＵ４０
が、ＣＵＰＩＩにより現に実行されているセグメントの
デコードした命令を転送すべくｌＤＵ／ＣＰＵバス５０
を捕獲したか、を識別する情報を記憶させる。この情報
に基づいて、制御装置６１が第１後続セグメントのロー
ドのために非アクティブＩＤＵを選択するが、それによ
りそのＩＣＵの局部命令メモリ４１における以前の内容
が書き換えられる。その後、新たにロードされた後続セ
グメントが常駐するように、メモリ６２が制御装置６１
により更新され、この動作が、もしも一つしかない場合
に第２後続セグメントに対しても繰り返される。その際
、第２後続セグメントのロードのために選択されたＩＤ
Ｕは、第１後続セグメントが常駐しているＩＣＵとは別
のものであり、従って、これら二つの後続セグメントは
並列処理によりデコードされる。

まｔ；、制御装置６１は、前述のように一群のリターン
アドレスを発生するが、これはリターンアドレスメモリ
６３のＬＩＦＯスタックに記憶される。

プログラムフローグラフに第１後続セグメント入力が含
まれていないと、制御装置６１は、ＬＩＦＯスタックの
トップにあるリターンアドレスを用いて、単一の後続セ
グメントとしてロードすべきセグメントを決定する。

尚、ｃｐｕｔｉによるセグメントの実行が一旦終わると
、そのセグメントを記憶しているＩＣＵはクリアーされ
たものと見なし、新たにセグメントをロードするのに使
われる。同様に、プログラム実行中にセグメントが変わ
れば（ＧＰＣ１２の値が変化することから、制御装置６
１はセグメントに変化があったと判断することができる
。）、バイパスした後続セグメントを記憶しているＩＤ
Ｕが、通常、次の後続セグメントと直ちに書き換えられ
る。

更に、前述の好ましい構成としてのＰＥＣ６０は、構造
が簡単であり、よくできているので大量の情報がなくて
もよいし、また、既存の技術で容易に実現できる利点が
ある。また、いくらか複雑な構成ではあるが、低速メモ
リ部品や、低速バス、少数のＩＤＵ、等を用いていなが
ら、同等のシステム性能を発揮できるＰＥＣ６０におい
ては、制御装置６１として、後述のようにプログラムフ
ローグラフを一層緻密に評価する少なくとも一つのプロ
セッサで構成し、各ＩＤＵ４０に現にロードされている
セグメントはどれかを識別するテーブルをＩＣＵ割当メ
モリ６２に記憶させるようにしてもよい。

大抵の場合、実行中にバイパスされたセグメントがいず
れ必要になることがある。例えば、二つの内部セグメン
トが条件ステートメントに基づいている外部ループの場
合、使われなかっｔ；セグメントが外部ループの次の書
き込み時に必要になることがある。その場合、少なくと
も一つのプロセッサがプログラムフローグラフを評価す
ることで当該セグメントを識別して、再びバイパスさせ
るといずれ必要になるセグメントを再ロードする必要性
を減少させるためにも、次の命令をロードすべきＩＤＵ
を選択する。尚、このような操作には、つの利点と、一
つの問題点とがある。即ち、セグメントが常時デリート
されたり、書き換えられたりするようなことがないので
、セグメントをロードするに当たってバスが混雑するよ
うなことがないのが利点である。他方、それが達成され
るためには、ＰＥＣ６０としては、非常に複雑にならざ
るを得ないのが欠点である。

また、制御装置６１は、＋Ｄ０４０間での「良」セグメ
ント割当の枠内で「雑セグメント回収（ｇａｒｂａｇｅ
　ｃｏｌｌｅｃｔｉｏｎ）Ｊの機能をも果たす。この雑
信号回収は、下記のようにして行われる。先ず、制御装
置６１が、セグメント始端アドレスからセグメント終端
アドレスを引き算することにより各セグメントの大きさ
を判定し、その後、例えばセグメントのサイズに基づい
てＣＰＵＩＩがそのセグメントに費やす最小時間を判定
する。ＣＰＵＩＩが現に実行しているセグメントの後続
セグメントがＩＤＵに常駐して折れば、制御装置６１は
ＣＰＵセグメント実行時間を利用して、対応するＩＤＵ
アドレス装置４４のＳＣＴからＩＤＵに常駐している不
必要なセグメントの情報を除去する。その結果、−散性
の問題をなくすことができ、ＩＣ０局部命令メモリ４１
がクリアーされるようなことがない。

ＳＣＴからセグメント入力を除去すると、対応する局部
命令メモリ４１が自動的に解放されて、いつでも使える
状態になる。しかし、このようにすれば、新たなセグメ
ントに対する連続したメモリ空間が非常に小さい場合、
ＩＤ０局部命令メモリ４１を細分する事になる。このよ
うな問題点は、保持すべき各セグメントを局部命令メモ
リ４１における適当な連続メモリ空間にコピーし、その
後、移動された各セグメントのベース局部アドレス（局
部命令メモリ４１において）が新たな始端アドレスに向
くようにＳＣＴ入力を更新することで、避けることがで
きる。

「良」セグメントをＩＤＵに割り当てると、細分化を最
小限にする事ができ、従って、雑セグメント回収を行う
必要性を小さくすることができることから、そのように
割り当てることが望ましい。

しかし、セグメントの最適割当まで必要ではない（操作
速度を早めることにもならない）シ、また、そのように
しようとは意図していない（問題はＮＰ−完全（ＮＰ−
ｃｏｍｐｌｅｔθ）であるから）。割当における一般的
な問題点は、パッケージ除去を伴うビンバッキングにあ
る。ビンバッキングでは、複数のパッケージ（コードの
セグメント）が複数のビン（［ＤＵ）におかれる。ＰＲ
Ｉ　ＳＭビンバッキングにおいては、ビンの数が決まっ
ているので、必要ではないコードのセグメントが、除去
されたパッケージと見なされる。例えば第１適合アルゴ
リズム（あまりよくない）ないし最適合アルゴリズム（
なかなかよい）のような従来公知のビンバッキングアル
ゴリズムを用いて、コードのセグメントをＩＣＵの適当
な自由空間におくことができる。ＰＥＣ６０は、ＩＤＵ
に依然と常駐する必要のあるセグメントの終端及び始端
アドレスから自由空間の大きさを算出する。

尚、雑セグメント回収と良セグメント割当とは、経済的
な事情から望ましいものである。しかし、所望によって
は、各ＩＤＵを単一のセグメントを記憶するように構成
することもでき、その場合、雑セグメント回収と良セグ
メント割当とは問題にならない。そこで、コストの観点
力楡どのようにすべきかとなると、命令７エツチとデコ
ードパイプラインが各ＩＣＵの大部分を占めている、即
ち、それによりコストが嵩むかどうかを目安にすればよ
い。従って、あるセグメントのデコードが終わると、或
いは、バイパスしたがためにあるセグメントは必要では
ないと分かると、新たなセグメントをデコードできるよ
うに、多重セグメントを記憶するのに同−ＩＣＵを用い
ることが望ましい。また、前述の雑セグメント回収と良
セグメント割当とを用いれは、システム稼働に必要なＩ
ＤＬＩは少数ですむし、また、メインメモリとしては低
速のものでもよく、その数は、アーキテクチャの特定の
構成に応じて適宜選択すればよい。

最後に、ＰＥＣ６０としては、処理速度を上げるＩ；め
にも、もう一つの情報を利用できるものが望ましい。そ
の情報とは、セグメント終端を表すプログラムセグメン
トメモリの幅における余分のフラグビットを含む情報と
、現在のセグメントの「ベア」のごときのＩＤＵにおけ
る情報である。ベア情報の場合、ＰＥＣ６０は、そのベ
アの各セグメントに対応するＳＣＴに、セグメントがロ
ードされているＩＤＵの代わりに利用するＩＣＵの数を
ロードする。

そこで、ＩＤＵがバス５０を捕獲してｃｐｕｔｉにデコ
ードした命令を供給すると、ＩＤＵは「ベア」数を放出
（ｂｒｏａｄｃａｓｔ）するので、その数がロードされ
たＩＤＵは、他のセグメントのデコードを直ちに始める
ことができる（何故なら、デコードしたセグメントは既
にバイパスされているから）。

ＩＶ、中央処理装置 炊いての入手可能なマイクロプロセッサは、チップ上で
命令をデコードするから、ＣＰＵＩＩは、小規模で、規
則的な命令セットや、メモリのアクセスがロード及び記
憶動作のみを介して行われるロード・記憶アーキテクチ
ャなどのごときのＲ１５０機能（ＲＩＳＣコンピュータ
としての機能）を幾つか実現していて、他の全ての命令
はレジスタとレジスタとの間で行われるようになってい
る。この点については、１９８６年にマクミラン出版社
から刊行された、スタリングズによるｒＣｏｍｐｕｔｅ
ｒ　Ｏｒｇａｎｉｚａｔｉｏｎ　ａｎｄ　Ａｒｃｈｉｔ
ｅｃｔｕｒｅ（コンピュータ構成とアーキテクチャ）」
において説明されているＲＩＳＣ装置を参照のこと。

Ｒ１５０機能があるにも拘らず、ＣＰＵＩＩはマイクロ
コードされるのが望ましい。ＩＤＵ４０は、　ＩＤＵ／
ＣＰｔ１命令バス５０を介してＩＤＵデコードマイクロ
命令メモリからＣＰＵＩＩへと供給される命令をマイク
ロコードにデコードする。オペランドデコード作用は、
前述のようにデータメモリ８０を１ＤＵ４０から隠して
おくために、ＣＰＵＩＩにより実行されるようにする。

ＣＵＰＩＩがＲ１５０機能を持っていることから、この
オペランドデコード作用は、ＣＰＵ１ｌが純粋のロード
・記憶装置であるから、レジスタにおけるアドレス位置
をデコードすることに他ならない。

ＰＲＩＳＭアーキテクチャに命令セットを用いれば、他
の従来公知の方法と比べて良好な命令パイプライン性能
が得られるのではあるが、選択された命令セットはＰＲ
ＩＳＭコンピュータシステムの動作の二つの面に影響を
及ぼす１．即ち、この二つの面とは、命令パイプライン
が常時（満杯開始後）満杯の状態の保たれているかどう
かを「保証」することと、持続命令群性能（ｓｕｓｔａ
ｉｎｅｄ　１ｎｓｔｒｕｃｔｉｏｎ　ｓｔｒｅａｍ　ｐ
ｅｒｆｏｒｍａｎｃｅ）に要ξれるＩＤＵ４０の数であ
る。しかし、ＰＲＩＳＭアーキテクチャには、ＩＤＵ４
０の数が名目数であったとしでも、稼働性能について固
有の制限があるようなことはない。事実、つだけあった
としても、ＰＲＩ　５Ｍコンピュータは正確に稼働して
くれる。但し、まだデコードされていないセグメントに
ついては、命令をフェッチするのに要するメインメモリ
アクセス時間と命令デコード時間とは、必要なだけかけ
なければならないようである。

ＧＰＣ値が、例えばレジスタ・間接アドレスモードない
しハードウェアケースステートメントを用いてプログラ
ム内で算出できるのであれば、これらの命令のＧＰＣ１
２の値は先験的に知ることはできない。従って、この種
の命令については、プログラムの対応する入力ポイント
を予め決めておくことはできないし、命令をプリフェッ
チしたり、デコードすることでさえ、その必要が生じて
もできない。それ故、このような命令のブリフェッチに
おける制限事項は、ＰＲＩ　ＳＭアーキテクチャの性質
でなくて、むしろ全てのアーキテクチャに見られること
である。従って、ＧＰＣ１Ｚ値のレジスタ・間接算出と
ハードウェアケースステートメントとは、ＰＲＩＳＭア
ーキテクチャの命令セットを作成するに当たって、でき
るだけ避けるのが望ましい。

尚、コード割り当てないしコンパイラの設計を容易化す
るために、定数だけＧＰＣ１２を変えてしまう命令を時
折、命令セットに用いることがある。

このような命令は、一定のオフセットによりその命令に
対するプログラムの入力ポイントが特異的に定められ、
従って持続性能を維持できるので、ＰＲＩＳＭ命令セッ
トに格納することができる。前述のように、コード割当
の場合では適当なローダを用いるべきである。また、デ
ータアクセスについて、間接アドレスモードとＧＰＣ値
の間接算出とは、はっきり分けておかなければならない
。持続性能は命令パイプラインに当てはまることである
ので、データアクセスに用いる間接アドレスモードはど
のようなものでもよい。

ＰＲＩＳＭシステム動作に影響をもたらす命令セットの
構成の第２面は、アーキテクチャを実施するに当たって
のコストの問題である。必要なＩＤＬ＋４０の数は、命
令σと命令βとが順次実行される対の命令ｑ、βの内で
の命令αの最大実行時間中における最大フェッチ時間と
最大命令デコード時間との和の最大関数（ｃｅｉｌｉｎ
ｇ　ｆｕｎｃｔｉｏｎ）に指数関数的に依存する。指数
の底は、互いに後続する対の命令につき、後の命令の７
エツチ・デコードサイクルは、最初の命令の実行サイク
ルが終わる前に終わっていなければならないことから、
条件ステートメントの考えられる分岐の数であり、しか
も、後続命令の数によって指数がカバーすべき範囲が定
まる。例えば、４つの結果が考えられる条件ステートメ
ントを有する命令セットの場合、この種の一群の命令に
ついては４個の「第１後続命令」、１６個の「第２後続
命令」などが、必要なレベルだけ掘り下げてフェッチさ
れ、かつ、デコードされなければならない。この場合で
のレベルは、実行時間に対する７エツチ・デコード時間
の関係に応じて定まる。ＩＤＵ４０の所要数と命令セッ
トとの相互関係の結果、好ましいＰＲＩＳＭ命令セット
には下記の特性があるのが望ましい。

Ａ）全ての条件ステートメントがバイナリであって、最
悪の場合に２個の「後続命令」のみがあるようにする。

Ｂ）命令セットにおける７エツチ・デコード作用から命
令実行までの時間が釣り合っていること。

特に、実行時間が長い命令（例えば、浮動点演算）は構
わないが、実行時間が非常に短いか、または、はとんど
ない命令（例えば、非稼働）は避けるべきである。従っ
て、適用し得る命令セットとしては、ＰＩ？ＩＳＭシス
テムを実施するのに利用される特定のコンピュータアー
キテクチャの作用要件を満たすものである。

共通長の命令と最少数のフォーマットとを用いることに
より、命令デコード作用とパイプライン作用とを簡単な
ものとすることができる。本発明により開発した好まし
い命令セットの一例を第６ａ図から第６ｄ図までと、第
７ａ図から第７ｗ図までに示す。図示のように、命令セ
ットは、２３個の異なった命令からなり、各命令は２４
ビツト長である。命令アドレス空間は、　６４Ｋ　ｘ　
２４ビツトメモリの場合、１６ビツトに定められている
。

第６ａ図から第６ｄ図において、命令セットには４つの
異なった７す−マット、即ち、ＭＯＶＥ／ＬＯＡＤ／５
ＴＯＲＥ　（第６ａ図）　、ＰＲＯ（ＪＡＭ　ＦＬＯＩ
ＩＩ　Ｃ０ＮＴＲ０Ｌ　（第６ｂ図）　、ＡＬＵ　０Ｐ
ＥＲＡＴＩＯＮＳ　ｌ　（第６ｃ図）　、ＡＬＵ　０Ｐ
ＥＲＡＴ夏ＯＮＳ　ＩＩ　（第６ｄ図）がある。従って
、ＡＬＵの動作が、４条件コードピットを設定する。゛
条件コードビット、共プロセッサ（ｃｏｐｒｏｃｅｓｓ
ｏｒ）ないし多重プロセッサ（ｍｕｌｔｉｐｒｏｃｅｓ
ｓｏｒ）の命令、割り込みないしトラップ旭理、または
、バイトからワードへの符号延長（ｓｉｇｎ　ｅｘｔｅ
ｎｓｉｏｎ）の操作（ロード、記憶、改変）をサポート
する命令はない。

第７ａ図から第７ｂ図には、各命令のフォーマットが図
示されているが、各命令に対する実行動作、シンタック
ス、フォーマット変数、並びに特定の特性については、
下記のテーブルから明かである。

ＬＯＡＤ（第７ａ図） 動作： （Ｒｓｇｃ）の内容で特定されるアドレスのデータメモ
リ値を目的レジスタ（Ｒ□ＩＴ）にロードする。

シンタックス： ＬＯＡＤ　　Ｒｏａｓｔ、（Ｒｓｉｃ）フォーマット変
数： Ｔ　：　　　　　ｂｙｔｅ（０） ｗｏｒｄ（１） Ｒ□Ｃ：　データメモリアドレスを有するレジスタ ＲｏｕｓＴ：データメモリ内容を受けるレジスタ 特徴： １．１ワードをローディングする場合、最下位アドレス
ビットは０にセットする。

２．１バイトをローディングする場合、レジスタの上方
バイトは影響を受けないで保持される。

３、オペランドの衝突を防ぐため、ロード命令は２サイ
クルで完結される。

５ＴＯＲＥ（第７ｂ図） 動作： ソースレジスタ（Ｒｓｍｃ）の内容を目的レジスタ（Ｒ
ＤＥＳＴ）の内容で特定されるアドレスのデータメモリ
に記憶する。

シンタックス： ５ＴＯＲＥ　　Ｒ□。、（ＲＤ□Ｔ） フォーマット変数： Ｔ　：　　　　　ｂｙｔｅ（０） ｗｏｒｄ（１） Ｒ□Ｃ：　記憶すべきデータを保有するレジスタ Ｒ□ｓＴ：データメモリアドレスを保有するレジスタ 特徴： １．１ワードを記憶する場合、最下位アドレスビットは
Ｏにセットされる。

ＭＯＶＥ　　（第７ｃ図） 動作： ソースレジスタ（Ｒｓ＋＋ｃ）の内容を目的レジスタ（
Ｒｏｔｓア）に移動する。

シンタックス： ＭＯＶＥ　　Ｒｏｍｓｔ、Ｒｓｕｃ フォーマット変数： Ｒ□Ｃ：　データメモリアドレスを保有するレジスタ Ｒ，。Ｔ：データメモリ内容を受けるレジスタ 特徴： ワード移動のみがサポートされている。

５ＷＢ（第７ｄ図） 説明： ソースレジスタ（Ｒｓｍｃ）のバイトを交換し、目的レ
ジスタ（Ｒｏｌｓ□）に記憶する。

シンタックス： ＳＷＢ　　Ｒｏ区ＳＴ・ＲＳＲＣ フォーマット変数： Ｒｓｉ＋ｃ：　　変換すべきバイトを保有するしジスタ ＲＤＥｓＴ：交換されたバイトを受けるレジスタ ＭＯＶＥＩ（第７ｅ図） 説明： 即値（ｉｍｍｅｄｉａｔｅ　ｖａｌｕｅ）を目的レジス
タ（Ｒｏ、□）に移動する。

シンタックス： Ｍ　ＯＶ　Ｅ　Ｉ　　Ｒｏｉｓｔ。

＃　ＩＭＭＥＤ　Ｉ　ＡＴＥ フォーマット変数： Ｔ　：　　　　　ｂｙｔｅ（０） ｗｏｒｄ（１） ＩＭＭＥＤ　ＩＡＴＥ：記憶されるべき即値Ｒｏ、ｓＴ
：データメモリ内容を受けるレジスタ 特徴二 バイト動作に対しては、即値データの下位８ビツトは、
上位８ビツトに影響を与えることなく、目的レジスタの
下位バイトに記憶されＪＣＣ（第７ｆ図） 説明： 状態コードに従い、即値アドレスをＧＰＣ１２にロード
する。

シンタックス： ＪＣＣ＆ＡＤＤＲＥＳＳ フォーマット変換： ＡＤＨＥＳＳ：次の命令のため１６ビツト即値アドレス ｃｃ：　　　　　ＰＣ値が変ったかどうかを判断するた
めの状態コード ＥＱ／Ｚ　　（ＯＯ００） ＮＥ／ＮＺＣＯＯＯ１） ＬＴ　　　　（００１０） ＧＥ／ＮＬ（００１１） ＧＴ　　　　（０１００） ＬＥ／ＮＧ（０１０１） ＶＣ（０１１０） ｖｓ　　　　（０１１１） ＰＬ　　　　　（１０００） Ｍｌ　　　　　（１００１） Ｌ○　　　　（１０１０） Ｈｌ　　　　　（ｌｏｌｌ） Ｔ／ＭＰ　　（１１１１） 特徴： １、レジスタ無し、又はレジスタ間接ジャンプがサポー
トされる。

２、アセンブラにおいて、即値アドレスの代りにタグを
用いてもよい。

ＪＳＲ（第７ｇ図） 動作： （ＲＤＩＩＴ）の内容で特定されるアドレスに現在のＧ
ＰＣ１２の値を記憶し、即値アドレスをＧＰＣ１２にロ
ードする。

シンタックス： Ｊ　ＳＲＲ１）１３Ｔ、＆ＡＤＲＥＳＳフォーマット変
数： ＡＤＲＥＳＳ：次の命令のための１６ビツト即値アドレ
ス ＲＤＩ３アニスタックアドレスの頂部を保有するレジス
タ 特徴： １、Ｒｏｘｓアの内容を操作して、スタック構成をサポ
ートする。

２、アセンブラにおいて、即値アドレスの代りにタグを
用いてもよい。

ＲＥＴ（第７ｈ図） 動作： （Ｒｓ＋＋ｃ）の内容で特定されるアドレスがらＧＰＣ
１２をロードする。

シンタックス： ＲＥＴ　　Ｒ□０ フォーマット変数： Ｒｓａｃ：　　Ｐ　Ｃのアドレスを保有するレジスタ 特徴： １、Ｒ□０の内容を更新してスタック構成をサポートす
る。

２、データメモリアクセスのため、この命令を実行する
のに２サイクル必要とする。

３．正しい動作を保証するため、メモリ内のＧＰＣｌ　
２の値は変えるべきではない。

ＡＤＤ（第７１図） 動作： ２つのソースレジスタ（Ｒｉｉｃ）の内容を加え、その
結果を目的レジスタ（Ｒａｇｓ工）に記憶する。

シンタックス： Ａ　Ｄ　Ｄ　Ｒｏｔｓｒ−Ｒｓｉ＋ｃ、Ｒｓａｃフォー
マット変数： Ｔ：　　　　　ｂｙｔｅ（０） ｗｏｒｄ（１） ＲＤＩＳＴ’データメモリ内容を受けるレジスタ ＲｓＲＣ：　　オペランドを含むソースレジスタ ＡＤＤＣ（第７ｊ図） 動作： Ｃ状態ビットの値に２つのソースレジスタ（Ｒｓａｃ）
の内容を加え、その結果を目的レジスタ（ＲＤ。Ｔ）に
記憶する。

シンタックス： Ａ　Ｄ　Ｄ　ＣＲｏｔｓｔ、　Ｒｓａｃフォーマット変
数： Ｔ　：　　　　　ｂｙｔｅ（０） ｗｏｒｄ（１） Ｒｏａｓｔ：結果を記憶するだめの指定レジスタ Ｒｉｉｃ：　　オペランドを含むソースレジスタ ＡＤＤＩ（第７に図） 動作： ゼロ延長された即値にソースレジスタ（Ｒ，、Ｃ）の内
容を加え、その結果を目的レジスタ（ＲｏＥｓｔ）に記
憶する。

シンタックス： Ａ　Ｄ　Ｄ　Ｉ　　Ｒｏｕｓｔ、　Ｒｓａｃ。

＃　ＩＭＭＥＤＩＡＴＥ フォーマット変数： Ｔ　：　　　　　ｂｙｔｅ（０） ｗｏｒｄ（１） Ｒｏｔｓア：結果を記憶するための指定レジスタ Ｒ３ＩＣ：　　オペランドを含むソースレジスタ ＩＭＭＥＤＩＡＴＥ：ゼロ延長された即値５ＵＢ（第７
１図） 動作： ■のソースレジスタ（Ｒ□ｃ２）の内容を他のソースレ
ジスタ（Ｒｓａｃ　１　）の内容から引算し、その結果
を目的レジスタ（Ｒ□ＳＴ）に記憶する。

シンタックス： ＳＵＢ　　Ｒｏａｓｔ、Ｒ５１ｃｌ、Ｒｓｔｃ２フォー
マット変数： Ｔ　：　　　　　ｂｙｔｅ（０） ｗｏｒｄ（１） Ｒｏ□Ｔ：結果を記憶するための目的レジスタ Ｒｓａｃ　ｌ　：オペランドを含むソースレジスタ Ｒｉｉｃ２：減数を含むソースレジスタ５ＵＢＣ（第７
ｍ図） 動作： Ｃ状態ビットを借ビットとして用い、−のソースレジス
タ（Ｒｉｉｃ２）の内容を他のソースレジスタかも引算
し、結果を目的レジスタ（Ｒ□、１）に記憶する。

シンタックス： ＳＵＢ　　Ｒｏｘｓｉ、Ｒ５１ｃｌ、Ｒｓ−ｃ２フォー
マット変数： Ｔ：　　　　　ｂｙｔｅ（０） ｗｏｒｄ（１） ＲＤＫＳア：結果を記憶するための目的レジスタ Ｒｓ＊ｃｌ：オペランドを含むソースレジスタ Ｒ□ｃｌ：減数を含むソースレジスタ ＳＵＢ　Ｉ（第７ｎ図） 動作： ゼロ延長即値の内容をソースレジスタ（Ｒｓｊ＋ｃ）か
ら引算し、結果を目的レジスタ（Ｒｏａｓｔ）に記憶す
る。

シンタックス： Ｓ　Ｕ　Ｂ　Ｉ　　Ｒｏｘｓｙ、（Ｒｓａｃ）。

＃ｒＭＭＥＤＩＡＴＥ フォーマット変数： Ｔ：　　　　　ｂｙｔｅ（０） ｗｏｒｄ（１） ＲＤｌｓア：結果を記憶するための目的レジスタ ＩＭＭＥＤＩ　ＡＴＥ：ゼロ延長された即値Ｒｓａｃ：
オペランドを含むソースレジスタ ＣＯＭＰ（第７０図） 特徴ニ ーのソースレジスタ（Ｒｓ＋＋ｃ２）の内容を他のソー
スレジスタ（Ｒ□Ｃ１）から引算し、それにより状態コ
ードをセットする。

シンタックス： ＣＯＭＰ　　Ｒｓｖｃｌ　、Ｒ５ＲＣ２フォーマット変
数： Ｔ：　　　　　ｂｙｔｅ（０） ｗｏｒｄ（１） Ｒ□ｃ１：オペランドを含むソースレジスタ Ｒ□ｃ２：減数を含むソースレジスタ 特徴： 動作の結果はレジスタに書込みに戻されない。

ＣＯＭＰ　ＩＣ第７ｐ図） 動作： ゼロ延長即値の内容をソースレジスタ（Ｒ□Ｃ）から引
算し、それにより状態コードをセットする。

シンタックス： ＣＯＭＰ　Ｉ　　Ｒ５ｆｆｉｃ、＃　Ｉ　ＭＭＥ　Ｄ　
Ｉ　ＡＴＥフォーマット変数： Ｔ　：　　　　　ｂｙｔｅ（０） ｗｏｒｄ（１） ＩＭＭＥＤＩＡＴＥ：ゼロ延長された即値Ｒ３ＩＣ：　
　オペランドを含むソースレジスタ 特徴： 動作の結果は、レジスタに書込みに戻されない。

Ｘ０Ｒ（第７ｑ図） 動作： ２つのソースレジスタ（Ｒｓｍｃ）の内容で、論理排他
的ＯＲをとり、その結果を目的レジスタ（Ｒ４，Ｔ）に
記憶する。

シンタックス： Ｘ　ＯＲＲＤＩＳＴ、ＲｓＲｃ、　Ｒｓａｃフォーマッ
ト変数： Ｔ　：　　　　　ｂｙｔｅ（０） ｗｏｒｄ（１） Ｒｏａｓｔ：結果を記憶する目的レジスタＲ□Ｃ：　オ
ペランドを含むソースレジスタ ＯＲ（第７ｒ図） 動作： ２つのソースレジスタ（Ｒ□Ｃ）の内容で論理ＯＲをと
り、その結果を目的レジスタ（ＲＤｏＴ）に記憶した。

シンタックス： ＯＲＲＤＩＩＩＴＩ　ＲＳＩＣ＋　Ｒｓｍ。

フォーマット変数： Ｔ：　　　　　　ｂｙｔｅ（０） ｗｏｒｄ（１） Ｒｏａｓｔ：結果を記憶する目的レジスタＲ□Ｃ：　オ
ペランドを含むソースレジスタ ＡＮＤ（第７ｓ図） 動作： ２つのソースレジスタ（Ｒｓｍｃ）の内容で論理ＡＮＤ
をとり、その結果を目的レジスタ（Ｒｏｉ＋ｓア）に記
憶する。

シンタックス： Ａ　Ｎ　Ｄ　　Ｒｏｕｓ丁、Ｒｓａｃ フォーマット変数： Ｔ　：　　　　　ｂｙｔｅ（０） ｗｏｒｄ（１） Ｒ□、１：結果を記憶する目的レジスタＲ＄ｉｌＣ：　
　オペランドを含むソースレジスタ ５ＨＬ（第７を図） 動作： ソースレジスタ（Ｒ８うＣ）の内容を一桁左に数学的に
シフトし、最下位ビットを０にセットする。

そして、その結果を（Ｒ（４ＳＴ）に記憶する。

シンタックス： Ｓ　ＨＬ　　ＲＤＩＳＴ、Ｒｓａｃ フォーマット変数二 Ｔ：　　　　　ｂｙｔｅ（０） ｗｏｒｄ（１） ＲＤｔ＄ア：結果を記憶する目的レジスタＲ３ｌＩＣ：
　　オペランドを含むソースレジスタ ５ＨＲ（第７ｕ図） 動作： ソースレジスタ（Ｒｓ＊ｃ）の内容を一桁右に数学的に
シフトし、前回の値を最上位ビットに保持する。そして
、その結果を（ＲｏｘｓＴ）に記憶する。

シンタックス： ＳＨＲＲｏｉｓｔ、Ｒｓ＋＋ｃ ７オーマツト変数： Ｔ：　　　　　ｂｙｔｅ（０） ｗｏｒｄ（１） Ｒ＾、ア：結果を記憶する目的レジスタＲ□Ｃ：　オペ
ランドを含むソースレジスタ ＲＯＬ（第７Ｖ図） 動作： 最下位ビットが前回の最上位ビットにセットされるよう
ソースレジスタ（Ｒ５ａｃ）の内容を一桁左に回転する
。そして、その結果を（Ｒｏａｓｔ）に記憶する。

シンタックス： ＲＯＬ　　Ｒｏｇｓｖ、Ｒ５１ｃ フォーマット変数： Ｔ：　　　　　ｂｙｔｅ（Ｑ） ｗｏｒｄ（１） Ｒｏａｓｔ’結果を記憶する指定レジスタＲｓ＊ｃ：　
　オペランドを含むソースレジスタ ＲＯＲ（第７ｗ図） 動作： 最上位ビットが前回の最下位ビットにセットされるよう
ソースレジスタ（Ｒｓ＋＋ｃ）の内容を一桁右に回転す
る。そして、その結果を（Ｒｏｔｓア）に記憶する。

シンタックス： ＲＯＲＲｏ−ｓｔ、　Ｒ５ａｃ ７オーマツト変数： Ｔ　：　　　　　ｂｙｔｅ（０） ｗｏｒｄ（１） Ｒｏ、ｓｔ：結果を記憶する目的レジスタＲ３ＩＣ：　
　オペランドを含むソースレシス上述したごとく、ＣＰ
ＵＩＩは、ＧＰＣ１２値を放出し、それは、実行される
べき命令のプログラム（マイクロ命令ではない）アドレ
スに対応し、ＩＤＵ／ＣＰＵ命令バス５０を介して、全
ＩＤＵ４０に送られる。ＩＤＵバス捕捉ユニット４５の
コンパレータ４５ａが、そこに設けたＩＤＵにより命令
がデコードされたことを示せば、バス捕捉ロジック４５
ｂが動作しＩＤＵ／ＣＰＵバス５０を捕捉し、その命令
のためのマイクロプログラムをＣＰＵＩＩにおくる。従
って、ＣＰＵＩＩは、実行された命令が受けられている
ので、マイクロプログラムの最後のマイクロ命令がある
まで、ＧＰＣ１２を変えることはできない。

Ｖ、命令ｒ’ココ−ィングユニット 第３図に示すＩＤＵ４０の好ましい実施例の主な機能は
、ローカル命令メモリ４１に記憶されている命令をＣＰ
ＵＩＩが必要とするマイクロコードに選択的にデコード
し、それによりＣＰＵＩＩに絶え間無くマイクロ命令を
与える。各ＩＤＵ４０は、基本的には、メモリ４４ａに
記憶されたＳＣＴに含まれるセグメントデータに従って
選ばれたセグメントのために、ローカル命令メモリ４１
から命令を読み取り、その命令をデコードし、それを必
要に応じてＣＰＵＩＩに送る。

ローカル命令メモリ４１にロードされた命令（エンドセ
グメントフラッグを含む。）や、メモリ４４ａのＳＣＴ
にロードされたセグメンテーション情報や、デコーダー
マイクロ命令メモリ４３ｂにロードされｊ；マイクロ命
令記憶や、これらメモリのｔ；めの制御信号が、ＰＥＣ
／ＩＤＵバス７０を介してＰＥＣ６０からＩＤＵの種々
のメモリにロードされる。

上述したごと＜、ＳＣＴの各ラインは、プログラムに関
する情報や、セグメントのローカルアドレスや、現在の
セグメントが終了していたりスキップされていれば次の
セグメント情報を与えるためのＳＣＴテーブルアドレス
を含む。

ＳＣＴからデコードされるべくセグメントが最初に選択
されれば、セグメントのスタート命令のＩＤＬＩローカ
ルメモリ４１内のローカルアドレスは、ローカルアドレ
スカウンタ（ＬＡＣ）４４ｂにロードされると共に、そ
のプログラムアドレスは、ＬＰＣ４２にロードされる。

ＬＡＣ４４ｂは、ローカル命令メモリ４１から命令を読
むために用いられる。この命令は、デコーダ４３のデフ
−ドロシック４３に加えられ、デコーダ４３は、マイク
ロ命令メモリ４３ｂからその命令に対応するマイクロプ
ログラムを見つけ出す。

更に詳述すれば、レジスタや、即値オペランド（ＯＰ）
や、命令のフンデションコードフィールドが、正しいマ
イクロ命令フィールドに配置されている。この再構成は
、命令の種類にもとずき、算術ロジックユニット（ＡＬ
Ｕ）、メモリまたは他の情報であるかどうか、にもとす
いて行なわれる。

ＯＰコードはマイクロ命令メモリ４３ｂをアドレスする
ために用いられる。マイクロ命令を有するマイクロプロ
グラムは、正しいマイクロ命令フィールドに加えられる
。

これらマイクロ命令メモリ４３ｂからのマイクロ命令は
、バッファメモリ４６に送られる。ＬＰＣ４２のアドレ
ス値はＣＰＵＩＩから放出されるＧＰＣ１２のアドレス
値と比較される。これらの値が一致すれば、特定のＩＤ
Ｕ４０がデコードした命令をＣＰＵＩＩが要求したこと
を示し、バス捕捉ユニットの比較器４５ａがｒＩ　ＤＵ
活動」信号を出力し、それにより、バス捕捉ロジック４
５ｂがイネーブルになる。これにより、ＩＤＵがＩＤＵ
／ＣＰＵバス５０を捕捉し、バッファ４６に保持されて
いたマイクロ命令をＣＰＵＩＩに送る。

セグメント命令がＩＤＵ４０によりデコードされる毎に
、ＩＤＵ内にあるＬＡＣ４４ｂやＬＰＣ４２が、デコー
ダ４３から出力される制御信号によりインクリメントさ
れ、セグメントにおける次の命令をアドレスする。セグ
メントが終了または不必要になれば、以下に説明するよ
うに、更に別の制御信号が出力され、アドレスユニット
４４が、その時に存在する情報に基づいて、次にデコー
ドされるべきセグメントを選択する。

ＩＤＵクロック 各ＩＤＵ４０は、外付けの３相クロツク（図示せず）に
より、良好に動作される。＋１１．ｉ、−３で表される
クロック信号の各相において実行されるＩＤＵ動作は、
第５図に１デコ一ドサイクル分タイミングチャートで示
されている。図示するごとく、各ＩＤＵの動作はパイプ
ライン化（前回の命令がデコーディングを実行している
間に、次回の命令が命令メモリから読み出される方式）
％式％ ローカルプログラム及びローカルアドレスカウンタ ＬＰＣ４２及びＬＡＣ４４ｂは共に４−ビット２進アツ
プ／ダウンカウンタより構成される。第５図において、
ＬＡＣ４４ｂは、時間ｔｃにおいてクロック信号−３の
立ち上がりエツジでクロックされ、ＬＰＣ４２は、時間
ｔｆにおいて、クロック信号−２の立ち下がりエツジで
クロックされる。

ＬＡＣ４４ｂは、ローカル命令メモリ４１のアドレスド
ライバにアドレスを与える。ＬＡＣ４４ｂは、ＳＣＴの
ローカルスタートアドレスフィールドから開始データを
ロードする。ロードイネーブル信号は、セグメントスキ
ップ信号、前回の命令に含まれていたセグメントエンド
フラッグ、及びリセット信号により制御される。これら
の信号のいずれかが活性化されていれば、ＬＡＣロード
は実行される。カウントイネーブルは、新しい命令及び
ＩＤＵアクティブ信号により行なわれる。

ＬＡＣ４４ｂは、ＩＤＵがアクティブで、新しい命令信
号がアクティブになれば、カウントアツプされる。しか
しながら、ロードが実行されるには、必ずしもこのカウ
ントイネーブルがアクティブである必要がない。

ＬＰＣ４２はＳＣＴのスタート命令アドレスフィールド
からその開始データをロードする。ＳＣＴは、間も無く
デコードされる命令に基づいて読まれる一方、ＬＰＣ４
２はデコードを行っＩ；ばかりの命令のアドレスを含む
べきであるので、この初期化データは、ＬＰＣ４２に正
しい時刻に到着するよう一連のラッチ（図示せず。）を
通過するよう構成されている。プログラムアドレスデー
タが、−度メモリ４４ａから取り出されると、バス捕捉
比較が行なわれた後、それはＬＰＣ４２にロードされる
。データは、デコーダ４３から出力されたセグメントエ
ンド信号によるイネーブル化、ＩＤＵアクティブ信号、
セグメントスキップ信号及びリセット信号により、ＬＰ
Ｃ４２にロードされる。

なお、ここで用いられるセグメントエンド信号は、命令
に盛り込まれたセグメントエンドフラッグとは別のもの
で、デコーダ４３によりセグメントエンドフラッグによ
り引かれたもので、以下に詳しく説明する。ＬＰＣ４２
のロードは、スキップまたはリセットが行なわれる場合
、またはＩＤＵがアクティブである間にセグメントが終
わる場合にイネーブルにされる。ＩＤＵがアクティブで
あり、かつＣＰＵＩＩに送られたマイクロ命令セットが
プログラムカウンタ切り替えを示した場合にＬＰＣ４２
はカウントアツプされる。

デコーダ デコーダ４３は、次の要件を満たさなければならない。

ｍ−レジスタオペランド、即値オペランド及び命令の状
態コードフィールドをマイクロ命令の正しいフィールド
に送る。

ｍ−マイクロ命令メモリ４３ｂのアクセスを制御し、正
しいマイクロプログラムをＣＰＵＩＩに送る。

一−ＬＰＣ４２切り替え、新しい命令要求並びにセグメ
ントエンド及びセグメントスキップ制御信号の出力。

デコードされた命令用のマイクロプログラムの泣よ マイクロ命令メモリ４３ｂのローディング、アドレシン
グ、及び一般動作は、ローカル命令メモリ４１のそれら
と同じであるが、ただ、出力イネーブル信号及び出力の
ラッチングにおいて異なる。

マイクロ命令メモリ４３ｂ用の出力イネーブル信号は、
クロック信号−１により制御される。メモリ４３ｂの出
力については、後で詳述する。

第８図に示すように、デコードロジック４３ａは、入力
レジスタ、及び入力された命令の最上位３ビツトによっ
て表される動作の種類（ロード／記憶、記憶、ＡＬＵ等
）を表す制御信号を出力する制御信号発生器４３１；入
力された命令をフィールド上で再構成するため、制御信
号発生器４３１及び入力レジスタからのＡＬＵ制御信号
に応答するマルチプレクサユニット４３２；並びにマイ
クロ命令メモリ４３ｂのアドレスを決定するマイクロプ
ログラムカウンタ４３３ａを有する従来型のマイクロプ
ログラムコントローラ４３３を有する。命令のデコード
準備が整うと、コントローラ４３３用のデータラインに
ＯＰコードが送られる。

第６ａ−６ｂ図に示すように、ＡＬＵ命令用のＯＰコー
ドは、−層長くなっており、ＡＬＵ制御信号はマルチプ
レクサユニット４３２への入力として用いられる。もし
、ＡＬｔＪ信号がアクティブになれば、マルチプレクサ
ユニット４３２は、ＯＰコードの最下位４−ビットをコ
ントローラ４３３に送る。逆に、そうでなければ、これ
らのビットはゼロにセットされる。

マイクロプログラムの最後のマイクロ命令は、新たな要
求信号（アクティブ・ロー）を含み、それにより新しい
命令が必要である事が示される。それがコントローラ４
３３により受信されれば、コントローラデータライン上
の入力は入力レジスタ及び制御信号発生器４３１にロー
ドされる。従って、新しい命令要求信号を受けると、次
の命令のＯＰコードは入力レジスタ及び制御信号発生器
４３１にロードされる。

各マイクロ命令には又コントローラ４３３により次に実
行されるべき命令が含まれると共に、各マイクロプログ
ラムはジャンプ命令で終了し、コントローラ４３３をそ
のレジスタにロードされた位置にまでジャンプさせ、そ
して、このアドレスをコントローラ４３３のマイクロプ
ログラムカウンタ４３３ａにロードする。ＩＤＵの場合
、このデータは、次の命令におけるマイクロシーケンス
ペースアドレスとして用いられる。マイクロプログラム
に一つ以上のマイクロ命令があれば、最終以外のマイク
ロ命令は、「継続」命令を含み、それによりコントロー
ラ４３３は内在のプログラムカウンタ４３３ａをインク
リメントし、次のマイクロ命令をアドレスする。

ＩＤＵ４０が、非アクティブになれば、ジャンプ命令は
常にコントローラ４３３に送られ、たとえアクセスがな
されていなくても、それによりＩＤＵがセグメントを切
り替えることを許可する。

セグメントがスキップされれば、たとえば、スキップさ
れたセグメントが存在するＩＤＵは、たとえそれがＣＰ
ＵＩＩによりアクセスされていなくても、新しいセグメ
ントのデコード開始が可能とされる。

セグメント制御テーブル 上述したごとく、アドレスユニット４４のメモリ４４ａ
に記憶されたＳＣＴは、ＩＤＵのローカル命令メモリ４
１にロードされるセグメントの位置に関する全ての情報
や、これらのセグメントの関連性に関する情報を有する
。ＳＣＴには、５つのフィールドがある。

ｍ−スタート命令アドレスーＬＰＣ４２により用いられ
るセグメントのスタート用の１６−ピッドプログラムア
ドレス。

ｍ−スタートローカルアドレスーＬＡＣ４４ｂにより用
いられるセグメントのスタート用のビットローカルアド
レス。

ｍ−ネクスト・セグメント・オン・エンド−５ＣＴに戻
される４−ビットアドレスで、現在のセグメントの終端
に続いてデコードされる次のセグメントを特定するもの
。

ｍ−ネクスト・セグメント・オン・スキップ−５ＣＴに
戻される４−ビットアドレスで、現在のセグメントがス
キップされれば次にデコードされるセグメントを特定す
るもの。

−−ＩＤＯペアナンバー−セグメントがスキップされた
かどうかを判断するために用いる４−ビットフィールド
。この機能は次の項において説明する。

ＳＣＴに入力されたセレクト信号の７オーマツトは、第
９図に示されている。

制御信号発生 幾つかの制御信号は、デコーダ４３において発生される
。新しい命令要求信号は、マイクロ命令自信に盛り込ま
れている。ＬＰＣ４２切り替え信号は、ＬＰＣロードか
ら引き出されマイクロ命令制御ラインをインクリメント
する。これらの制御ラインのいずれかがアクティブにさ
れていれば、ＬＰＣ切り替え信号もアクティブにされる
。

セグメント・エンド・制御信号もまた、制御ロジック４
５０において発生される（第８図）。上述したごとく、
命令に含まれるセグメントエンドフラッグは、たとえば
ＬＡＣ４４ｂや、ＳＣＴメモリ４４ａ等の命令メモリア
クセスに関するＩＤＵ成分により用いられる。各命令は
、その実行を完結するためにはいくつかのマイクロ命令
を必要とするため、このフラッグ自身ではマイクロ命令
に従属した成分、たとえばＬＰＣ４２やバス捕捉ロジッ
ク４５ｂ１にセグメントの終端を示すには不十分である
。これらの成分は、セグメントの最後のマイクロ命令が
いつデコードされたかを知る必要がある。従って、命令
に含まれるセグメント・エンドフラッグビットは制御ロ
ジック４５０に含められ、各命令の最後のマイクロ命令
に含まれる最後のマイクロ命令ビットがセグメントの終
端の状態を検出し、セグメント・エンド制御信号を出力
する。ＩＤＵ４０がパイプライン構成になっているので
、セグメントの終端の状態が実際に起こるのは、セグメ
ントの最後から２番目の命令をデコードしている間であ
る。

セグメント・スキップ信号の発生はＩＤＵペアの数によ
る。ＩＤＵ／ＣＰＵバス５０は、全ＩＤ０間を結ぶＩＤ
Ｕ／ＩＤＵバス５０ａを含む。。

ＩＤＵ／ＩＤＵバス５０ａの出力は、ＩＤＵ／ＣＰＵバ
ス５０の出力を制御する、同じバス捕捉ユニット４５に
より制御される。

好ましい実施例では、実行されている分岐に続く各セグ
メントに対しては、２進数の分岐のみが認められている
ので、スキップが行なわれたそのペアの他方のセグメン
トがある。第１Ｏ図は、セグメントペアが決定される様
子が示されている。

セグメントが分けられ、異なったＩＤＵに宛てがわれれ
ば、セグメントのペアが宛てがわれたＩＤＵの認識番号
がセグメントのＳＣＴ情報に含まれる。セグメントがＣ
ＰＵＩＩにおいて必要とされ、そしてセグメントが存在
するＩＤＵがバス５０を捕捉すれば、その（アクティブ
な）ＩＤＵもまた、セグメントペアのセグメントのＩＤ
Ｕ番号をＩＤＵ／ＩＤＵバス５０ａを通じて放出され、
開放・コレクタロジックを用いて全てのＩＤＵ４０に伝
えられる。非アクティブなＩＤＵは、ＩＤＵ／ＩＤＵ／
＜ス５０ａをモニターする。非アクティブＩＤＵが自分
自身の番号をＩＤＵ／ＩＤＵバスに見付けると、それが
目下デコードしたセグメントがスキップされたことを認
識し、セグメント・スキップ信号を出力する。すなわち
、各非アクティブＩＤＵ４０はその認識番号（それらは
ＩＤＵ間において配線されてい＋）をアクティブｒＤＵ
４０により放出されたペアの番号と比較する。番号が一
致すれば、一致が行なわれた非アクティブＩＤＵ４０に
よりセグメント・スキップ信号が出力され、ＩＤＵによ
り開始され協動するＳＣＴに記憶されたネクスト・セグ
メント・オン・スキップデータで決定される次のセグメ
ントのプリ７エツチやデコードが行われる。

Ｖｌ、ＩＤＵの変形例 ＩＤＵは、正しく動作している。ＩＤＵ実行の各特徴の
テストに関するものである。ＩＤＵがテストをバスすれ
ば、完全なＰＲＩ　ＳＭシステムに接続可能となる。テ
ストは次の通りである。

１、デコーディングテスト （ａ）簡易デコーディング・・・一つの命令に対し一つ
のマイクロ命令がある場合。

（ｂ）全クラスの命令をデコーディングする。

（ｃ）複合デコーディング・・・一つの命令に対し複数
のマイクロ命令がある場合。

２、セグメントのテスト （ａ）他のＩＤＵにおいてデコードされたセグメントに
よって分離される二つのセグメントをデコードすること
。

（ｂ）二つの連続セグメントをデコードすること。

（ｃ）２番目のセグメントがスキップされている場合の
３セグメントをデコードすること。

３、動作テスト・・・上述のテストを種々組み合わせた
もの。

デコーディングテストにより、いかなる種類の命令であ
ってもデコード可能であるかどうかを各ＩＤＵについて
テストする。命令メモリには、命令の一つのセグメント
がロードされる。ＳＣＴメモリ４４ａには、セグメント
情報の１ライン分がロードされ、テスト下におけるＩＤ
ＵシステムのＩＤＵ番号とは別の任意の番号でＩＤＵベ
ア番号をつける。これは、スキップ信号が決してアクテ
ィブにされないことを保証するためである。最初のテス
トにおいては、マイクロ命令メモリ４３ｂは各メモリブ
ロックのベースアドレスに一つのマイクロ命令がロード
される。これらのマイクロ命令の新しい命令要求フィー
ルドはアクティブにされ、制御器４３ａの命令はジャン
プである必要がある。

テストセグメントのスタートプログラムアドレスと一致
するＧＰＣ１２の値はバスに与えられ、クロック信号Ｉ
ｌの立ち上がりエツジに応答してインクリメントされる
。バス５０はモニタされ、マイクロ命令が正しいシーケ
ンスで与えられているかを判断する。２番目のテストは
、３種全ての命令、すなわちローディング、ローディン
グ／記憶、記憶、の集合体をローカル命令メモリ４１に
ローディングする場合に関する。バス５０はモニタされ
、レジスタ及び即値オペランド及び状態コードフィール
ドが正しいかどうかを判断する。

第３番目のデコーディングテストは、ＩＤＵが複合セグ
メントをデコード出来るかどうかを判断するテストであ
る。マイクロ命令メモリ４３ｂには、ｌ命令に対し、一
つ及び一つ以上のマイクロ命令のマイクロプログラムが
ロードされる。デコーダ４３により用いられるマイクロ
命令フィールドは、上述した基準に基づいてセットされ
る。マルチプルマイクロ命令のマイクロプログラムのプ
ログラムカウンタインクリメント及びプログラムカウン
タロードフィールドは、そのマイクロプログラムの最後
のマイクロ命令に達するまではアクティブにされること
はない。再述すれば、マイクロ命令は正しい動作が行な
われるようモニタされると共に、ＧＰＣ１２の値はセグ
メントのプログラムアドレススペースを通じて、インク
リメントされる。

セグメントテストにおいては、ＩＤＵのセグメント間の
切り替え能力についてテストが行なわれる。最初の二つ
のテストでは、１番目のセグメントが正常に処理され終
了されＩ；場合における二つのセグメントをデコードす
る能力についてテストが行なわれる。二つのセグメント
はローカル命令メモリ４１にａ−ドされ、２ライン分の
情報がＳＣＴメモリ４４ａにロードされる。第一セグメ
ントのネクスト・セグメント・オン・エンドフィールド
は、第二セグメントをアドレスするようにセットされる
。ＧＰＣｌ　２は、第一セグメントのアドレススペース
を通じてインクリメントされるようにセットされる。こ
のセグメントが完了すれば、ＧＰＣ１２は、いずれのセ
グメントにも含まれていない少なくとも二つのアドレス
を放出する。この中断は別のＩＤＵが別のセグメントを
デコードしていることを示す。中断の最中はバス５０が
モニタされ、テスト中のＩＤＵに接続されないことを確
認する。中断の後、ＧＰＣ１２は第二セグメントのアド
レスを放出する。バス５０はモニタされ、第二セグメン
トがデコードされている事を確認する。

二つのセグメントは再びロードされ、第二テストのため
のプログラムアドレススペースをの順次部分を占領する
よう構成されている。実際には、ローカル命令メモリ４
１に再びロードする必要はない。単に協働して設けたＳ
ＣＴに入力されるスタートプログラムアドレスフィール
ドが変わるだけで十分である。この場合、ＧＰＣ１２は
、二つのセグメント間で中断する必要はない。このテス
トにより、同じＩＤＵ内の異なったセグメントに含まれ
、命令メモリ内の非順次位置に記憶されている順次命令
ストリームが、ＩＤＵによりデコードされることを検証
する。

第３番目のテストでは、スキップされＩこセグメントを
識別するＩＤＵの能力を有効化する。コードの３つのセ
グメントがロードされる。ＧＰＣ１２は、第一セグメン
トのプログラムアドレスを通じてインクリメントされる
ようにセットされる。

第一セグメントのＳＣＴデータは第二セグメントのデコ
ーディングを開始するようＩＤＵに指示を与える。ＧＰ
Ｃｌ　２は、ロードされたセグメントのいずれにも存在
しないアドレスを放出する。さらに、ＩＤＵ／ＩＤＵバ
ス５０ａは、テストが実行されているＩＤＵ番号にセッ
トされる。この非アクテイブ期間において、ＩＤＵはバ
ス５０との接続が断たれる。第二セグメントのネクスト
・セグメント・オン・スキップフィールドはＩＤＵに第
三セグメントのデコーディングを開始するよう指示する
。ＧＰＣｌ　２が第三セグメントのプログラムアドレス
を放出すれば、第三セグメントの命令のマイクロ命令が
監視される。

（産業上の利用可能性） 本発明にかかるＰＲＩ　ＳＭのアーキテクチャは、独特
な命令ブリ７エチング方法や命令処理方法、例えば、分
岐ステートメントや、サブルーチン呼び出し等の非順次
プログラムフローにより、屈しない命令バイブラインの
性能を常にその最高に維持する事ができる。従来のコン
ピュータにおいては特別の限定された場合にのみ機能低
下を阻むことができる一方、本発明にかかるＰＲＩＳＭ
システムでは、実行されるプログラムの大きさ、構成、
複雑さのいかんに拘わらず、常に最高の機能を維持する
ことができる。ＰＲＩＳＭアーキテクチャのシュミレー
ション動作では、このシステムに基づく機能の改善が５
０％にも達したことが示された。これらのシュミレーシ
ョンにおいては、ページ誤りの効果については考慮され
ていない。ＰＲＩＳＭにおいてはページ誤りは、起こり
えない。

なぜなら、構成上、実行に必要な命令は常に用意されて
いるからである。従って、現在までに実証されているも
ののいずれよりも、より優れた機能改善がなされている
。

ＰＲＩＳＭアーキテクチャにより達成される機能改善は
、命令フェッチ及びデコード動作を反復することにより
命令パイプラインバブルを除去する能力による。しかし
ながら、ＰＲＩＳＭではデータアクセスのスピード化の
ための新しい方法を取っていない。データメモリはＣＰ
Ｕに接続することができると共に命令メモリから分離し
て設けることができるので、ＰＲＩＳＭシステムのＣＰ
Ｕでは、これらアクセスのスピード化のための技術はい
ずれのものをも用いることができる。

本発明にかかるＰＲＩＳＭアーキテクチャおよび同方法
は、バッチ処理を必要とする科学技術の分野など、大型
コンピュータシステムに最適である。これらのシステム
としては、例えば、ＩＢＭ３０９０シリーズ、Ａｍｄａ
ｈｌ　５９００シリーズ、Ｃｒａｙ社クチクラスンピュ
ータ等がある。大容量の科学技術プログラムの多くは、
はとんどの計算を行ってしまう幾つかのループを有する
。ＰＲＩＳＭシステムでは、これらの内部ループ内にお
ける分岐のスピードや、ループ制御のスピードを大幅に
改善することができる。従って、ＰＲＩＳＭアーキテク
チャ（上述した構成を有するもの）は、大量の科学技術
データ処理を行うバッチ処理タイプのものに適している
。

更に、ＰＲＩＳＭシステムの重要な用途のひとつに、単
一命令マルチプルデータバス（Ｓ　Ｉ　ＭＤ）コンピュ
ータアーキテクチャ、たとえばＭＰＰや接続用コンピュ
ータ等の制御ユニットに用いることである。なぜなら、
これらコンピュータの制御ユニットの価格は、機械全体
の価格に比べほんの小さな割合にしかならないが、制御
ユニットのスピード化は平衡して実行されるユニットに
大きな影響を与えるからである。

以上詳述したごとく、本発明は有益なもので、発明の範
囲は上記実施例に限定されるものではなく、請求の範囲
内で当業者に考えられる全ての変形例は、本発明に含ま
れるものである。

【図面の簡単な説明】

第１図は本発明にかかるＰＲＩ　ＳＭアーキテクチャの
一実施例のブロック図、 第２ａ図から２ｃ図はコンピュータプログラムのパーテ
ィション方式の３つの例を示すブロック図、 第３図はＰＲＩ　ＳＭのＩＤＵのブロック図、第４図は
ＰＲＩＳＭのＩＤＵのブロック図、第５図は種々のＰＲ
ＩＳＭ動作の関係を示すタイミング図、 第６ａ図から６ｄ図は基本７オーマツトの概略図、 第７ａ図から７ｗ図は本発明において用いられるＣＰＵ
命令の個別のフォーマットの概略図、第８図はＩＤＵの
デコーダ部分の詳細なブロック図、 第９図はＳＣＴメモリの選択信号のフォーマットの概略
図、 一第１０図はセグメントペアの決定のプログラムのフロ
ーチャートである。 ＩＯ・・・ホストコンピュータ ２０・・・コンパイラ− ３０・・・プログラムメモリ ４０・・・命令解読装置 ５０・・・バス ６０・・・プログラム実行制御器 ８０・・・データメモリ

Claims (1)

1. 【特許請求の範囲】 １、コンピュータのＣＰＵ（Ｃｅｎｔｒａｌｐｒｏｃｅ
   ｓｓｉｎｇｕｎｉｔ：中央演算装置）にて実行する為に
   、フロー変化を有するコンピュータプログラムの命令を
   取り出す方法であって、 実行に先立つてコンピュータプログラムからプログラム
   フロー情報を抽出する工程と、 コンピュータプログラムの実行をモニタする工程と、 実行されるプログラム命令と、プログラムフロー情報と
   に基づいて、次の命令がＣＰＵによって実行される時に
   必要とされる可能性のある全命令がフェッチユニットに
   記憶され、かつ、いかなる単一のフエッチユニットも、
   命令を取り込む分岐を有するプログラム部分と、同じ分
   岐命令（条件付飛び越し命令）に対して命令を取り込ま
   ない分岐を有するプログラム部分の両者を、含まない様
   に、複数のフェッチユニットにおけるコンピュータプロ
   グラムの異なる部分を選択的に記憶する工程と、 上記フェッチユニットからの命令を、実行されるべき次
   の命令の決定に基づいて、ＣＰＵに選択的に伝達する工
   程とよりなることを特徴とする方法。 ２、請求項１記載の方法であって、前記プログラムフロ
   ー情報抽出工程が、入力ポイント（ｅｎｔｒｙｐｏｉｎ
   ｔ）と、実行されるべき命令の順序における潜在的ノン
   ユニットステップ（ｎｏｎ−ｕｎｉｔ−ｓｔｅｐｓ）に
   対応する命令に基づいて、コンピュータプログラムをセ
   グメントに区分する工程よりなることを特徴とする方法
   。 ３、請求項２記載の方法であって、一つのセグメントが
   、そのセグメントの第１命令となるべき、唯一つの入力
   ポイント命令を包含し得ることを特徴とする方法。 ４、請求項３記載の方法であって、各プログラムラベル
   がセグメントの始まりを構成することを特徴とする方法
   。 ５、請求項４記載の方法であって、セグメントの始点に
   直接先行する各命令が、他のセグメントの終点となるこ
   とを特徴とする方法。 ６、請求項５記載の方法であって、コンピュータプログ
   ラムの最初の命令が、セグメントの一つの始点となり、
   コンピュータプログラムの最後の命令が、セグメントの
   一つの終点となることを特徴とする方法。 ７、請求項２に記載の方法であって、ＣＰＵに該ＣＰＵ
   にて実行されるべき次のプログラム命令を識別するＧＰ
   Ｃ（大域プログラム命令カウンタ）値を発生するＧＰＣ
   （ｇｌｏｂａｌｐｒｏｇｒａｍｉｎｓｔｒｕｃｔｉｏｎ
   ｃｏｕｎｔｅｒ）手段を設け、前記プログラム実行モニ
   タ工程が、ＣＰＵにて現在実行されるプログラム命令と
   セグメントを決定するＧＰＣ値をモニタする工程より構
   成すると共に、前記選択的記憶工程を、現在のＧＰＣ値
   に対応する命令の実行に続いて実行されるべき潜在的な
   次のセグメントとなるセグメントの各々を決定する工程
   によって構成したことを特徴とする方法。 ８、請求項７記載の方法であって、前記選択的記憶工程
   が、プログラム実行のフローに応じて選択されたフェッ
   チユニットの内容を変更する工程よりなることを特徴と
   する方法。９、請求項７記載の方法であって、前記選択
   的記憶工程が、更に、バイパスされた潜在的な次のセグ
   メントが、ＣＰＵによる実行の為に、どれ程早く、続い
   て必要とされるかを決定する様にプログラムフロー変化
   情報を分析する工程と、バイパスされても、間もなく再
   度必要とされるセグメントを再ロードする必要性を最少
   限に減じる様に、前記フェッチユニットにセグメントを
   分配する工程とよりなることを特徴とする方法。 １０、請求項７記載の方法であつて、前記選択的記憶工
   程が、更に、サブルーチンリターン命令に続いてそれぞ
   れ実行されるべき命令を識別する命令リターンアドレス
   のメモリを維持する工程と、セグメントの終りとしての
   リターンステートメントを有するサブルーチンセグメン
   トの潜在的な次のセグメントを識別する為に、該メモリ
   内の、最も最近に入力された命令リターンアドレスを用
   いる工程とよりなることを特徴とする方法。 １１、請求項７記載の方法であって、前記選択的記憶工
   程が、更に、ＣＰＵが、現在実行されているセグメント
   を実行するのに要する最少時間を決定する工程と、実行
   されている命令の各潜在的な次のセグメントが、すでに
   フェッチユニットに記憶されたかどうかを決定する工程
   と、上記各潜在的な次のセグメントがすでにフェッチユ
   ニットに記憶されている場合、新しいセグメントを記憶
   する為に、現在実行されているセグメントの実行中、新
   しいセグメントの記憶用の潜在的な次のセグメントを含
   んでいない各フェッチユニットを解放する工程とよりな
   ることを特徴とする方法。 １２、請求項１１記載の方法であって、前記選択的記憶
   工程が、更に、各フェッチユニット内の利用し得る自由
   スペースのビン詰込み分析（ｂｉｎ−ｐａｃｋｉｎｇａ
   ｎａｌｙｓｉｓ）にしたがって、セグメントを、各フェ
   ッチユニットに分配する工程よりなることを特徴とする
   方法。 １３、コンピュータのＣＰＵ（Ｃｅｎｔｒａｌｐｒｏｃ
   ｅｓｓｉｎｇｕｎｉｔ：中央演算装置）にて実行する為
   に、フロー変化を有するコンピュータプログラムの命令
   を取り出す装置であって、 実行に先立ってコンピュータプログラムからプログラム
   フロー情報を抽出する手段と、 コンピュータプログラムの実行をモニタする手段と、 実行されるプログラム命令と、プログラムフロー情報と
   に基づいて、次の命令がＣＰＵによって実行される時に
   必要とされる可能性のある全命令がフェッチユニットに
   記憶され、かつ、いかなる単一のフェッチユニットも、
   命令を取り込む分岐を有するプログラム部分と、同じ分
   岐命令（条件付飛び越し命令）に対して命令を取り込ま
   ない分岐を有するプログラム部分の両者を、含まない様
   に、複数のフェッチユニットにおけるコンピュータプロ
   グラムの異なる部分を選択的に記憶する手上記フェッチ
   ユニットからの命令を、実行されるべき次の命令の決定
   に基づいて、ＣＰＵに選択的に伝達する手段とよりなる
   ことを特徴とする装置。 １４、請求項１３記載の装置であって、前記プログラム
   抽出手段が、入力ポイント（ｅｎｔｒｙｐｏｉｎｔ）と
   、実行されるべき命令の順序における潜在的ノンユニッ
   トステップ（ｎｏｎ−ｕｎｉｔｓｔｅｐｓ）に対応する
   命令に基づいて、コンピュータプログラムをセグメント
   に区分することを特徴とする装置。 １５、請求項１４記載の装置であって、一つのセグメン
   トが、そのセグメントの第１命令となるべき、唯一つの
   入力ポイント命令を包含し得ることを特徴とする装置。 １６、請求項１５記載の装置であって、各プログラムラ
   ベルがセグメントの始まりを構成することを特徴とする
   装置。 １７、請求項１６記載の装置であって、セグメントの始
   点に直接先行する各命令が、他のセグメントの終点とな
   ることを特徴とする装置。 １８、請求項１７記載の装置であって、コンピュータプ
   ログラムの最初の命令が、セグメントの一つの始点とな
   り、コンピュータプログラムの最後の命令が、セグメン
   トの一つの終点となることを特徴とする装置。 １９、請求項１４に記載の装置であって、ＣＰＵに該Ｃ
   ＰＵにて実行されるべき次のプログラム命令を識別する
   ＧＰＣ（大域プログラム命令カウンタ）値を発生するＧ
   ＰＣ（ｇｌｏｂａｌｐｒｏｇｒａｍｉｎｓｔｒｕｃｔｉ
   ｏｎｃｏｕｎｔｅｒ）手段を設け、前記プログラム実行
   モニタ手段が、ＣＰＵにて現在実行されるプログラム命
   令とセグメントを決定するＧＰＣ値をモニタすると共に
   、前記選択的記憶手段が、現在のＧＰＣ値に対応する命
   令の実行に続いて実行されるべき潜在的な次のセグメン
   トとなるセグメントの各々を決定することを特徴とする
   装置。 ２０、請求項１９記載の装置であって、前記選択的記憶
   手段が、プログラム実行のフローに応じて選択されたフ
   ェッチユニットの内容を変更することを特徴とする装置
   。 ２１、請求項１９記載の装置であって、前記選択的記憶
   手段が、更に、バイパスされた潜在的な次のセグメント
   が、ＣＰＵによる実行の為に、どれ程早く、続いて必要
   とされるかを決定する様にプログラムフロー変化情報を
   分析すると共に、バイパスされても、間もなく再度必要
   とされるセグメントを再ロードする必要性を最少限に減
   じる様に、前記フェッチユニットにセグメントを分配す
   ることを特徴とする装置。 ２２、請求項１９記載の装置であって、前記選択的記憶
   手段が、更に、サブルーチンリターン命令に続いてそれ
   ぞれ実行されるべき命令を識別する命令リターンアドレ
   スを記憶する記憶手段と、セグメントの終りとしてのリ
   ターンステートメントを有するサブルーチンセグメント
   の潜在的な次のセグメントを識別する為に、該メモリ内
   の、最も最近に入力された命令リターンアドレスを用い
   る手段とよりなることを特徴とする装置。 ２３、請求項１９記載の装置であって、前記選択的記憶
   工程が、ＣＰＵが、現在実行されているセグメントを実
   行するのに要する最少時間を決定すると共に、実行され
   ている命令の各潜在的な次のセグメントが、すでにフェ
   ッチユニットに記憶されたかどうかを決定し、上記各潜
   在的な次のセグメントがすでにフェッチユニットに記憶
   されている場合、新しいセグメントを記憶する為に、現
   在実行されているセグメントの実行中、新しいセグメン
   トの記憶用の潜在的な次のセグメントを含んでいない各
   フエッチユニットを解放することを特徴とする装置。 ２４、請求項２３記載の装置であって、前記選択的記憶
   手段が、更に、各フェッチユニット内の利用し得る自由
   スペースのビン詰込み分析（ｂｉｎ−ｐａｃｋｉｎｇａ
   ｎａｌｙｓｉｓ）にしたがって、セグメントを、各フェ
   ッチユニットに分配することを特徴とする装置。 ２５、請求項１４記載の装置であって、更に、コンピュ
   ータプログラム命令をコンパイルしたコード形で記憶し
   、かつ、前記抽出手段により作成されたセグメントデー
   タを記憶する手段とを設け、ＣＰＵは、前記記憶手段に
   記憶されるコンパイルされた命令に対応するマイクロプ
   ログラムを実行すると共に、前記フェッチユニットには
   、それぞれ、セグメント命令を対応するマイクロプログ
   ラムにデコードすると共に、該マイクロプログラムを実
   行の為にＣＰＵに選択的に供給する手段を設けたことを
   特徴とする装置。 ２６、請求項２５に記載の装置であって、ＣＰＵに実行
   されるべき次のプログラム命令を識別するＧＰＣ（大域
   プログラム命令カウンタ）値を発生するＧＰＣ（ｇｌｏ
   ｂａｌｐｒｏｇｒａｍｉｎｓｔｒｕｃｔｉｏｎｃｏｕｎ
   ｔｅｒ）手段を設けると共に、前記セグメントデータに
   各セグメントの終りを示すデータを含め、各フェッチユ
   ニットを、更に、 前記選択的記憶手段によりロードされる命令セグメント
   を記憶する局部命令記憶手段と、上記局部命令記憶手段
   に記憶された常駐セグメント（ｒｅｓｉｄｅｎｔｓｅｇ
   ｍｅｎｔｓ）のどれが、フェッチユニットにより、次に
   デコードされるべきかを決定するアドレス手段と、 セグメント命令を対応するマイクロプログラムにデコー
   ドする為に、上記アドレス手段に応答するデコーダ手段
   と、 上記アドレス手段と、どの命令がデコーダ手段（ＩＤＵ
   ）によりデコードされたかを識別するＬＰＣ（Ｌｏｃａ
   ｌｐｒｏｇｒａｍｉｎｓｔｒｕｃｔｉｏｎｃｏｕｎｔｅ
   ｒ）値を発生する為に、上記デコーダ手段に応答する局
   部プログラム命令カウンタ（ＬＰＣ）手段と、 デコードされた命令のマイクロプログラムが、いつ、Ｃ
   ＰＵに伝達されるべきかを決定する為に、上記ＧＰＣ手
   段及びＬＰＣ手段に応答するバス捕捉手段とにより構成
   したことを特徴とする装置。 ２７、請求項２６記載の装置であって、前記アドレス手
   段に、選択的記憶手段によりロードされたセグメント制
   御表（ＳＣＴ）を記憶するメモリ手段を設け、該セグメ
   ント制御表（ＳＣＴ）は、前記局部命令メモリに常駐す
   るセグメントの依存性に関して、セグメントデータから
   導出された情報と、各常駐セグメントの始めに実行され
   るプログラム内の大域アドレス（ｇｌｏｂａｌａｄｄｒ
   ｅｓｓ）と、各常駐セグメントの始めの局部命令メモリ
   手段内の局部アドレスとを含む構成とし、更に、デコー
   ダ手段による局部命令メモリ手段へのアクセスを制御す
   る上記ＳＣＴメモリ手段に応答する局部アドレスカウン
   タ（ＬＡＣ）手段を設けたことを特徴とする装置。 ２８、請求項２６記載の装置であって、前記セグメント
   制御表（ＳＣＴ）に含まれる依存性情報は、現行のセグ
   メントが終了するか、又は、スキップされた場合、デコ
   ードされるべき次のセグメントに関する依存性情報につ
   いて、セグメント制御表内にアドレスを含むことを特徴
   とする装置。 ２９、請求項２６記載の装置であって、前記デコーダ手
   段を、フェッチユニットの局部命令メモリ手段内に記憶
   される常駐セグメント命令に対応する、選択的記憶手段
   によりロードされたマイクロプログラムを記憶する為の
   マイクロ命令メモリ手段と、前記局部命令メモリ手段よ
   りアクセスされた命令を、デコードされる命令に対応す
   るマイクロプログラムの個々のマイクロ命令がアクセス
   可能となる様に、再編成するデコード制御手段と、マイ
   クロ命令メモリ手段からアクセスされたマイクロプログ
   ラムを一時的に記憶するバス捕捉手段に応答する緩衝記
   憶手段とを設けたことを特徴とする装置。 ３０、請求項２９記載の装置であって、前記デコード制
   御手段は、プログラム命令デコードの完了に続いて、局
   部プログラム命令カウンタ（ＬＰＣ）手段のＬＰＣ値を
   増加する様に、マイクロプログラムの最終マイクロ命令
   によりエンコードされた制御命令に応答することを特徴
   とする装置。 ３１、請求項２６記載の装置であって、バス捕捉手段を
   、前記ＧＰＣ値及び、それに関連したＬＰＣ値を比較す
   る比較手段と、デコーダ手段の出力のＣＰＵへの接続を
   制御する為に、上記比較手段に応答するゲート手段とに
   より構成したことを特徴とする装置。 ３２、請求項２６記載の命令デコードシステムであって
   、更に、各フェッチユニットを相互に接続するフエッチ
   ユニットバス手段と、デコードされた分岐命令のマイク
   ロプログラムをＣＰＵに伝達して、上記フェッチユニッ
   トバス手段を介して、分岐命令の結果としてスキップさ
   れるべき潜在的な次のセグメントを内部に有するフェッ
   チユニットを識別するスキップ信号の伝達を決定する様
   に、関連フェッチユニットのバス捕捉手段に応答する、
   各フェッチユニットに含まれる手段とを設けたことを特
   徴とするシステム。