JPH02159826A - A/d converter - Google Patents

A/d converter

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JPH02159826A
JPH02159826A JP31527388A JP31527388A JPH02159826A JP H02159826 A JPH02159826 A JP H02159826A JP 31527388 A JP31527388 A JP 31527388A JP 31527388 A JP31527388 A JP 31527388A JP H02159826 A JPH02159826 A JP H02159826A
Authority
JP
Japan
Prior art keywords
amplifier
switch
switches
counter
input terminal
Prior art date
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Pending
Application number
JP31527388A
Other languages
Japanese (ja)
Inventor
Shinichi Oe
信一 小江
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NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH02159826A publication Critical patent/JPH02159826A/en
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Abstract

PURPOSE:To reduce the conversion error by providing plural switches and using the same reference voltage through the control of a control circuit for integration and discharge and using the analog input signal as an input signal of a comparator directly. CONSTITUTION:Let the period of the clock be T and an output of an A/D converter be k-bit(k is an integral number), then switches 7, 8 are at first turned off and switches 9, 10 are turned on to integrate a signal in response to the reference voltage VREF, till a counter 6 counts signals by N(=2<k>), where NT is an integration period. Then the switches 7, 8 are turned on and the switches 9, 10 are turned off to apply discharge (nT is a discharge period) by the voltage VREF, and a crossing time of the output of an amplifier 1 with the input level is discriminated by a comparator 2 and the control circuit 5 stops the counter 6. Then the content of the counter 6 counting down from the start of discharge till the stop of the counter 6 is an output of A/D converter. Thus, the switches 7-10 are used in this way to control them from the circuit 5 thereby reducing the conversion error.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はA/D変換回路に関し、特にLSIにおける積
分型A/D変換回路に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an A/D conversion circuit, and particularly to an integral type A/D conversion circuit in an LSI.

〔従来の技術〕[Conventional technology]

従来のLSI回路において、アナログ信号をディジタル
信号に変換するA/D変換回路、特に積分型A/D変換
回路としては、リファレンス電圧を増幅し積分する増幅
器や抵抗、コンデンサのRC回路を用いたA/D変換回
路が知られている。 第4図はかかる従来の一例を示す
精分型A/D変換回路図である。
In conventional LSI circuits, A/D conversion circuits that convert analog signals to digital signals, especially integral type A/D conversion circuits, are A/D conversion circuits that use amplifiers that amplify and integrate reference voltages, resistors, and RC circuits of capacitors. /D conversion circuits are known. FIG. 4 is a circuit diagram of a precision A/D conversion circuit showing an example of such a conventional method.

第4図に示すように、積分型A/D変換回路はリファレ
ンス電圧VREFを増幅する増幅器1およびコンパレー
タ2と、リファレンス電圧を積分する容量3および抵抗
4と、コンパレータ2およびクロックにより駆動されv
R,、端子およびアナログ入力端子にそれぞれ接続され
たスイッチ7.8の開閉を制御する制御回路5と、制御
回路5がらのディジタル信号を計数して出力するカウン
タ6とを有している。次に、かかるA/D変換回路のク
ロックの周期をT、ディジタル出力をにビット(k:整
数)とした時の変換動作を説明する。
As shown in FIG. 4, the integral type A/D conversion circuit is driven by an amplifier 1 and a comparator 2 that amplify the reference voltage VREF, a capacitor 3 and a resistor 4 that integrate the reference voltage, the comparator 2 and a clock.
It has a control circuit 5 that controls the opening and closing of switches 7.8 connected to the R, terminal and analog input terminal, respectively, and a counter 6 that counts and outputs digital signals from the control circuit 5. Next, a conversion operation will be described when the clock cycle of the A/D conversion circuit is T and the digital output is set to bits (k: integer).

第5図は第4図における増幅器の出力電圧特性図である
FIG. 5 is an output voltage characteristic diagram of the amplifier in FIG. 4.

第5図に示すように、最初にスイッチ7をOFF且つス
イッチ8をONにしてカウンタ6がN(=23)個カウ
ントするまで入力に応じて積分する(nTは積分期間)
。次に、スイッチ7をON且つスイッチ8をOFFにし
てリファレンス電圧VREFにより容量3に蓄積されて
いる電荷の放電(nTは放電期間)を行い、増幅器1の
出力が接地電位をよこぎる時をコンパレータ2により判
断し、カウンタ6のカウント動作を停止させる。放電を
開始してからカウンタ6が停止するまでにカウントした
n個がA/D変換の出力となる。
As shown in FIG. 5, first turn off the switch 7 and turn on the switch 8, and integrate according to the input until the counter 6 counts N (=23) (nT is the integration period)
. Next, switch 7 is turned on and switch 8 is turned off to discharge the charge accumulated in the capacitor 3 using the reference voltage VREF (nT is the discharge period), and when the output of the amplifier 1 crosses the ground potential, the comparator 2, and the counting operation of the counter 6 is stopped. The n number counted from the start of discharge until the counter 6 stops becomes the output of A/D conversion.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来の積分型のA/D変換回路は高抵抗が得に
くいLSIにおいて入力インピーダンスを高く出来ない
という問題がある。すなわち、入力インピーダンスが高
くないとアナログ入力に対する前段の出力インピーダン
スが影響して変換誤差となり、またリファレンス電圧側
の出力インピーダンスとアナログ入力信号側の出力イン
ピーダンスの違いも変換誤差となるという欠点がある。
The above-mentioned conventional integral type A/D conversion circuit has a problem in that the input impedance cannot be made high in LSIs where it is difficult to obtain high resistance. That is, if the input impedance is not high, the output impedance of the previous stage relative to the analog input will affect the conversion error, and the difference between the output impedance on the reference voltage side and the output impedance on the analog input signal side will also cause a conversion error.

本発明の目的は、かかる変換誤差を少なくするA/D変
換回路を提供することにある。
An object of the present invention is to provide an A/D conversion circuit that reduces such conversion errors.

〔課題を解決するための手段〕[Means to solve the problem]

本発明のA/D変換回路は、リファレンス電圧端子に一
端が接続された抵抗と、前記抵抗の他端に(−)側入力
端子が接続され且つ(+)側入力端子が接地された増幅
器と、前記増幅器の(−)側入力端子に一端が接続され
た第一のスイッチと、前記第一のスイッチの他端に一端
が接続された容量と、前記容量の他端に一端が接続され
且つ他端が前記増幅器の出力端子に接続された第二のス
イッチと、一端が前記第一のスイッチおよび容量の接続
点に接続され且つ他端が前記増幅器の出力端子に接続さ
れた第三のスイッチと、一端が前記第二のスイッチおよ
び容量の接続点に接続され且つ他端が前記増幅器の(−
)@入力端子に接続された第四のスイッチと、(−)側
入力端子が前記増幅器の出力端子に接続され且つ(+)
側入力端子がアナログ入力端子からのアナログ電圧を供
給されるコンパレータと、クロックおよび前記コンパレ
ータからの信号に基づき前記第一乃至第四のスイッチを
制御する制御回路と、ディジタル出力端子に接続され前
記制゛御回路からのディジタル信号を計数し出力するた
めのカウンタとを含んで構成される。
The A/D conversion circuit of the present invention includes a resistor whose one end is connected to a reference voltage terminal, and an amplifier whose (-) side input terminal is connected to the other end of the resistor and whose (+) side input terminal is grounded. , a first switch having one end connected to the (-) side input terminal of the amplifier, a capacitor having one end connected to the other end of the first switch, and one end connected to the other end of the capacitor; a second switch whose other end is connected to the output terminal of the amplifier; and a third switch whose one end is connected to the connection point between the first switch and the capacitor and whose other end is connected to the output terminal of the amplifier. , one end is connected to the connection point of the second switch and the capacitor, and the other end is connected to the (-) of the amplifier.
) @ a fourth switch connected to the input terminal, the (-) side input terminal being connected to the output terminal of the amplifier, and (+)
a comparator whose side input terminal is supplied with an analog voltage from an analog input terminal; a control circuit which controls the first to fourth switches based on a clock and a signal from the comparator; and a control circuit which is connected to a digital output terminal and which controls the first to fourth switches. The circuit includes a counter for counting and outputting digital signals from the control circuit.

〔実施例〕〔Example〕

次に、本発明の実施例について図面を参照して説明する
Next, embodiments of the present invention will be described with reference to the drawings.

第1図は本発明の第一の実施例を示すA/D変換回路図
である。
FIG. 1 is an A/D conversion circuit diagram showing a first embodiment of the present invention.

第1図に示すように、本実施例の積分型A/D変換回路
はリファレンス電圧端子に一端が接続された抵抗4と、
抵抗4の他端に(−)側入力端子が接続され且つ(+)
側入力端子が接地された増幅器1と、増幅器1の(−)
側入力端子に一端が接続された第一のスイッチ7と、第
一のスイッチ7の他端に一端が接続された容量3と、容
量3の他端に一端が接続され且つ他端が増幅器1の出力
端子に接続された第二のスイッチ8と、一端が第一のス
イッチ7および容量3の接続点に接続され且つ他端が増
幅器1の出力端子に接続された第三のスイッチ9と、一
端が第二のスイッチ8および容量3の接続点に接続され
且っ他端が増幅器1の(−)側入力端子に接続された第
四のスイッチ10と、(−)側入力端子が増幅器1の出
力端子に接続され且つ(+)側入力端子がアナログ入力
端子からのアナログ電圧を供給されるコンパレータ2と
、クロックおよびコンパレータ2からの信号に基づき第
一乃至第四のスイッチ7〜10を制御する制御回路5と
、ディジタル出力端子に接続され制御回路5からのディ
ジタル信号を計数し出力するためのカウンタ6とを有し
ている。
As shown in FIG. 1, the integral type A/D conversion circuit of this embodiment includes a resistor 4 whose one end is connected to a reference voltage terminal,
The (-) side input terminal is connected to the other end of the resistor 4, and the (+)
Amplifier 1 whose side input terminal is grounded and (-) of amplifier 1
a first switch 7 with one end connected to the side input terminal; a capacitor 3 with one end connected to the other end of the first switch 7; and an amplifier 1 with one end connected to the other end of the capacitor 3. a second switch 8 connected to the output terminal of the amplifier 1; a third switch 9 having one end connected to the connection point of the first switch 7 and the capacitor 3 and the other end connected to the output terminal of the amplifier 1; A fourth switch 10 has one end connected to the connection point of the second switch 8 and the capacitor 3 and the other end connected to the (-) side input terminal of the amplifier 1; A comparator 2 connected to the output terminal of the controller and whose (+) side input terminal is supplied with an analog voltage from an analog input terminal, and controls the first to fourth switches 7 to 10 based on the clock and the signal from the comparator 2. and a counter 6 connected to a digital output terminal for counting and outputting digital signals from the control circuit 5.

かかるA’/ D変換回路の変換動作を次に説明する。The conversion operation of such A'/D conversion circuit will be explained below.

第2図は第1図における増幅器の出力電圧特性図である
FIG. 2 is an output voltage characteristic diagram of the amplifier in FIG. 1.

第2図に示すように、クロックの周期をT。As shown in FIG. 2, the period of the clock is T.

A/D変換回路の出力をにビット(k:整数)とした時
、最初にスイッチ7.8をOFF、スイッチ9.10を
ONにしてカウンタ6がN(=2k)個カウントするま
でリファレンス電圧VREPに応じて積分する(NTは
積分期間)。次に、スイッチ7.8をON、スイッチ9
.10をOFFにして同じリファレンス電圧V R,、
により放電(nTは放電期間)を行い、増幅器1の出力
が入力電位を横ぎる時をコンパレータ2により判断し、
制御回路5よりカウンタ6を停止せしめる。かかる放電
を開始してからカウンタ6が停止するまでにカウントダ
ウンしたカウンタ6の値がA/D変換の出力となる。す
なわち、カウンタ6の値は(N−n)であり、nはカウ
ントダウンした値を表している。
When the output of the A/D conversion circuit is set to bits (k: integer), switch 7.8 is first turned off, switch 9.10 is turned on, and the reference voltage is applied until the counter 6 counts N (=2k) pieces. Integrate according to VREP (NT is the integration period). Next, turn on switch 7.8, switch 9
.. 10 is turned off and the same reference voltage V R,,
discharge (nT is the discharge period), and the comparator 2 determines when the output of the amplifier 1 crosses the input potential,
The control circuit 5 causes the counter 6 to stop. The value of the counter 6 counted down from the start of such discharge until the counter 6 stops becomes the output of the A/D conversion. That is, the value of the counter 6 is (N-n), where n represents the counted down value.

要するに、本実施例はスイッチ7〜10を用い、これら
を制御回路5から制御することにより、同じリファレン
ス電圧を使用して積分および放電を行い、アナログ入力
信号を直接コンパレータ2の入力信号としているので変
換誤差がなくなる。
In short, this embodiment uses the switches 7 to 10 and controls them from the control circuit 5 to perform integration and discharge using the same reference voltage, and the analog input signal is directly used as the input signal of the comparator 2. Conversion errors are eliminated.

第3図は本発明の第二の実施例を示すA/D変換回路図
である。
FIG. 3 is an A/D conversion circuit diagram showing a second embodiment of the present invention.

第3図に示すように、本実施例は前述した第一の実施例
同様、増幅器1およびコンパレータ2と、容量3.17
および抵抗4と、制御回路5およびカウンタ6と、スイ
ッチ7〜10,11゜13〜16とを有している。
As shown in FIG. 3, like the first embodiment described above, this embodiment includes an amplifier 1, a comparator 2, and a capacitance of 3.17
It has a resistor 4, a control circuit 5, a counter 6, and switches 7-10, 11, 13-16.

本実施例では、前述した第一の実施例に対し、入力の正
負を判断するためのスイッチ11および容量17.スイ
ッチ12〜16から成る入力反転可能回路を追加(入力
インピーダンスが高いため可能)することにより、両極
性のA/D変換が可能になるという利点がある。
This embodiment differs from the first embodiment described above in that it includes a switch 11 and a capacitor 17 for determining whether the input is positive or negative. The addition of an input reversible circuit consisting of switches 12 to 16 (possible due to the high input impedance) has the advantage of enabling bipolar A/D conversion.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明のA/D変換回路は、増幅
器、コンパレータ、容量、抵抗制御回路、カウンタおよ
びスイッチを有し、アナログ入力を直接コンパレータの
入力にするとともに、同じリファレンス電圧によって積
分および放電が出来るようにスイッチを制御回路により
制御することにより、アナログ入力に対する入力インピ
ーダンスを高く出来るとともに、リファレンス電圧側の
出力インピーダンスが変換誤差にならないという効果が
ある。
As explained above, the A/D conversion circuit of the present invention has an amplifier, a comparator, a capacitor, a resistance control circuit, a counter, and a switch, and inputs an analog input directly to the comparator, and performs integration and calculation using the same reference voltage. By controlling the switch by the control circuit so that discharge can occur, the input impedance for the analog input can be made high, and the output impedance on the reference voltage side does not become a conversion error.

換回路図、第2図は第1図における増幅器の出力電圧特
性図、第3図は本発明の第二の実施例を示すA/D変換
回路図、第4図は従来の一例を示す積分型A/D変換回
路図、第5図は第4図における増幅器の出力電圧特性図
である。
2 is an output voltage characteristic diagram of the amplifier in FIG. 1, FIG. 3 is an A/D conversion circuit diagram showing a second embodiment of the present invention, and FIG. 4 is an integration diagram showing a conventional example. FIG. 5 is an output voltage characteristic diagram of the amplifier in FIG. 4.

1・・・増幅器、2・・・コンパレータ、3,17・・
・容量、4・・・抵抗、5・・・制御回路、6・・・カ
ウンタ、7〜16・・・スイッチ。
1...Amplifier, 2...Comparator, 3, 17...
-Capacitance, 4...Resistance, 5...Control circuit, 6...Counter, 7-16...Switch.

Claims (1)

【特許請求の範囲】[Claims] リファレンス電圧端子に一端が接続された抵抗と、前記
抵抗の他端に(−)側入力端子が接続され且つ(+)側
入力端子が接地された増幅器と、前記増幅器の(−)側
入力端子に一端が接続された第一のスイッチと、前記第
一のスイッチの他端に一端が接続された容量と、前記容
量の他端に一端が接続され且つ他端が前記増幅器の出力
端子に接続された第二のスイッチと、一端が前記第一の
スイッチおよび容量の接続点に接続され且つ他端が前記
増幅器の出力端子に接続された第三のスイッチと、一端
が前記第二のスイッチおよび容量の接続点に接続され且
つ他端が前記増幅器の(−)側入力端子に接続された第
四のスイッチと、(−)側入力端子が前記増幅器の出力
端子に接続され且つ(+)側入力端子がアナログ入力端
子からのアナログ電圧を供給されるコンパレータと、ク
ロックおよび前記コンパレータからの信号に基づき前記
第一乃至第四のスイッチを制御する制御回路と、ディジ
タル出力端子に接続され前記制御回路からのディジタル
信号を計数し出力するためのカウンタとを含むことを特
徴とするA/D変換回路。
a resistor having one end connected to a reference voltage terminal; an amplifier having a (-) input terminal connected to the other end of the resistor and a (+) input terminal grounded; and a (-) input terminal of the amplifier. a first switch having one end connected to the first switch; a capacitor having one end connected to the other end of the first switch; and one end connected to the other end of the capacitor and the other end connected to the output terminal of the amplifier. a third switch whose one end is connected to the connection point of the first switch and the capacitor and whose other end is connected to the output terminal of the amplifier; a fourth switch connected to the connection point of the capacitor and having the other end connected to the (-) side input terminal of the amplifier; and a (-) side input terminal connected to the output terminal of the amplifier and the (+) side a comparator whose input terminal is supplied with an analog voltage from an analog input terminal; a control circuit that controls the first to fourth switches based on a clock and a signal from the comparator; and a control circuit connected to the digital output terminal. An A/D conversion circuit comprising: a counter for counting and outputting digital signals from the A/D conversion circuit.
JP31527388A 1988-12-13 1988-12-13 A/d converter Pending JPH02159826A (en)

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