JPH0287816A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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- JPH0287816A JPH0287816A JP24145488A JP24145488A JPH0287816A JP H0287816 A JPH0287816 A JP H0287816A JP 24145488 A JP24145488 A JP 24145488A JP 24145488 A JP24145488 A JP 24145488A JP H0287816 A JPH0287816 A JP H0287816A
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000000630 rising effect Effects 0.000 claims description 8
- 238000007599 discharging Methods 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 244000145845 chattering Species 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にチャタリング防止
等のなめ、出力信号の立上り、立下りに傾斜をもたせた
半導体集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit in which the rising and falling edges of an output signal are sloped to prevent chattering.
従来、この種の出力波形がゆるやかな半導体集積回路と
しては、出力バッファーのゲート信号の電位を急激に立
上ったり、立下らない様設計されたトランジスタからな
る回路により、出力波形をコントロールしていた。Conventionally, for this type of semiconductor integrated circuit with a gradual output waveform, the output waveform was controlled by a circuit made of transistors designed to prevent the potential of the output buffer's gate signal from rising or falling suddenly. .
上述した従来の出力波形がゆるやかな半導体集積回路は
、トランジスタにより出力バッファ段のゲート信号をコ
ントロールしていたため、トランジスタのスレッショル
ド電圧ＶＴの影響を受けやすく、設計が大変むづかしい
という欠点があった。The above-mentioned conventional semiconductor integrated circuit with a gradual output waveform uses a transistor to control the gate signal of the output buffer stage, and therefore has the disadvantage that it is easily influenced by the threshold voltage VT of the transistor, making it very difficult to design.
本発明の目的は、このような欠点を除き、出力波形を容
易に制御できるようにした半導体集積回路を提供するこ
とにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit which eliminates such drawbacks and whose output waveform can be easily controlled.
本発明の半導体集積回路の構造は、入力信号によって立
上りまたは立下りを始めＣＲ充放電回路あるいはスイッ
チングにより制御されるラダー抵抗回路からなるコント
ロール部と、このコントロ−ル部からの信号を入力する
と共に出力信号を帰還した演算増幅器部とを備え、前記
立上りまたは立下りの傾斜が制御できるようにしたこと
を特徴とする。The structure of the semiconductor integrated circuit of the present invention includes a control section consisting of a CR charging/discharging circuit or a ladder resistor circuit controlled by switching, which starts rising or falling depending on an input signal; The present invention is characterized in that it includes an operational amplifier section to which the output signal is fed back, and the slope of the rise or fall can be controlled.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例の回路図である。入力端子か
らの入力信号はインバータ６により反転され、このイン
バータ６の出力は、抵抗４を通してオペアンプ３の（−
）側ゲートに接続され、更にオペアンプ３の出力は自ら
のく＋）側ゲートに接続され抵抗４とオペアンプ３の接
続点には、−端を接地したコンデンサ５が接続される。FIG. 1 is a circuit diagram of an embodiment of the present invention. The input signal from the input terminal is inverted by an inverter 6, and the output of this inverter 6 is passed through a resistor 4 to the (-) of the operational amplifier 3.
The output of the operational amplifier 3 is connected to its (+) side gate, and the connection point between the resistor 4 and the operational amplifier 3 is connected to a capacitor 5 whose negative end is grounded.
インバータ６の出力波形は、抵抗４とコンデンサ５その
積分回路によって決定される立上り、立下り波形となり
、更にオペアンプ３により（−）側ゲートの入力信号に
比例した出力波形を出力することができる。The output waveform of the inverter 6 is a rising and falling waveform determined by the resistor 4 and capacitor 5 and their integrating circuit, and furthermore, the operational amplifier 3 can output an output waveform proportional to the input signal of the (-) side gate.
なお、本実施例のオペアンプ３は出力段に使用されるた
め、出力容量を大きくする必要がある。Note that since the operational amplifier 3 of this embodiment is used in the output stage, it is necessary to increase the output capacitance.
第２図は本発明の第２の実施例の回路図である。スイッ
チ回路１１〜１４は、電源ＶＤＤとラダー抵抗４１〜４
８とにつながっており、アップダウン力ウタ７によりコ
ントロールされる。更に、ラダー抵抗４１〜４８の出力
信号はオペアンプ３の一側ゲートとコンデンサ５とに接
続される。FIG. 2 is a circuit diagram of a second embodiment of the invention. Switch circuits 11 to 14 are connected to power supply VDD and ladder resistors 41 to 4.
8 and is controlled by the up-down force Uta 7. Further, the output signals of the ladder resistors 41 to 48 are connected to one side gate of the operational amplifier 3 and the capacitor 5.
アップダウンカランタフには、常時クロックが入力され
ており、入力端子１から立上り信号または立下り信号が
入力した時点でセットされ、カウンタ７はカウントを始
める。このカウント７の出力によってスイッチ回路１１
〜１４がデジタル的に順次切換えられるので、ラダー抵
抗４１〜４８に電源電圧ＶＤＤが順次印加される。従っ
て、オペアンプ３の（−）入力には入力信号が入った時
から階段状の立上り、または立下り電圧が供給されるこ
とになり、この階段状電圧はコンデンサ５に平滑化され
てオペアンプ３の出力端子２から出力される。A clock is always input to the up/down count counter, and it is set when a rising signal or a falling signal is input from the input terminal 1, and the counter 7 starts counting. By the output of this count 7, the switch circuit 11
14 are sequentially switched digitally, so that the power supply voltage VDD is sequentially applied to the ladder resistors 41 to 48. Therefore, a step-like rising or falling voltage is supplied to the (-) input of the operational amplifier 3 from the time the input signal is input, and this step-like voltage is smoothed by the capacitor 5 and is applied to the operational amplifier 3. It is output from output terminal 2.
この実施例では、ラダー抵抗４１〜４８とコンデンサ５
及びアップダウン力ウタ７のクロックタイミングを調整
することにより、より直線性の良い出力波形が得られる
利点がある。In this embodiment, ladder resistors 41 to 48 and capacitor 5
By adjusting the clock timing of the up-down force outputter 7, there is an advantage that an output waveform with better linearity can be obtained.
以上説明したように本発明は、ＣＲ又はラダー抵抗値及
びカウンタのタイミングを調整することにより、トラン
ジスタのＶ丁に無関係にかつ比較的簡単に出力波形の立
上り、立下り傾斜を制御できる回路が得られるという効
果がある。As explained above, the present invention provides a circuit that can relatively easily control the rising and falling slopes of the output waveform regardless of the voltage of the transistor by adjusting the CR or ladder resistance value and the timing of the counter. It has the effect of being
第１図および第２図は本発明の第１および第２の実施例
の回路図である。
１・・・入力端子、２・・・出力端子、３・・・オペア
ンプ、４，４１〜４８・・・抵抗、５・・・コンデンサ
、６・・・インバータ、７・・・アップダウンカウンタ
、１１〜１４・・・スイッチ回路。1 and 2 are circuit diagrams of first and second embodiments of the present invention. 1... Input terminal, 2... Output terminal, 3... Operational amplifier, 4, 41-48... Resistor, 5... Capacitor, 6... Inverter, 7... Up/down counter, 11-14...Switch circuit.
Claims (1)
回路あるいはスイッチングにより制御されるラダー抵抗
回路からなるコントロール部と、このコントロール部か
らの信号を入力すると共に出力信号を帰還した演算増幅
器部とを備え、前記立上りまたは立下りの傾斜が制御で
きるようにしたことを特徴とする半導体集積回路。It is equipped with a control section consisting of a ladder resistance circuit that starts rising or falling depending on the input signal and is controlled by a CR charging/discharging circuit or switching, and an operational amplifier section that inputs the signal from the control section and returns the output signal, A semiconductor integrated circuit characterized in that the slope of the rise or fall can be controlled.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24145488A JPH0287816A (en) | 1988-09-26 | 1988-09-26 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24145488A JPH0287816A (en) | 1988-09-26 | 1988-09-26 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0287816A true JPH0287816A (en) | 1990-03-28 |
Family
ID=17074551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24145488A Pending JPH0287816A (en) | 1988-09-26 | 1988-09-26 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0287816A (en) |
-
1988
- 1988-09-26 JP JP24145488A patent/JPH0287816A/en active Pending
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