JPH02158243A - バスマトリクススイッチング方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 格子点バッファを実質的に必要としない手段を設けたバ
スマトリクススイッチング方式に関し、トラヒックにつ
いて必要な格子点バッファの除去及びブロッキングの発
生防止を目的とし、バスマトリクススイッチを用いるパ
ケット交換装置において、パケット入力待行列用バッフ
ァメモリと、パケットの空塞情報出力及び該出力のため
の禁止人力を有する前記縦バス数のパケットバッファと
を含んで前記入力ポートの各々を構成し、前記パケット
入力待行列用パケットメモリに蓄積されるパケットを対
応する複数のパケットバッファのうちの空パケットバッ
ファへ転送する待行列管理部と、入力ポート選択情報に
応答してパケットの出力制御及び当該パケットバッファ
の禁止入力への禁止信号の出力制御を為す入力ポート毎
のセレクタと、各パケットバッファの空塞情報に応答し
て入力ポートの選択及び当該選択された入力ポート対応
のセレクタへの選択情報の転送を行なう縦バススケジュ
ーラとを設けて構成した。

〔産業上の利用分野〕

本発明は、格子点バッファを実質的に用いず、そこにパ
ケットを蓄積することから生ずる弊害を排除する手段を
設けたバスマトリクススイッチング方式に関する。

従来のパケット交換機に大幅な処理能力を与え、従来の
通信情報のほかマルチメディアの情報をも首尾よく交換
処理し得る統合ネットワーク内の交換機たらしめるため
の主要な技術として、高速パケット交換技術がある。そ
の基本概念は、（１）パケットのスイッチングをハード
ウェア上で並列処理すること、 （２）統合ネットワーク内のプロトコルを簡略化し、ス
イッチノードにおけるスルーブツトを向上させること、 に集約される。

（従来の技術〕 上述のような高速パケット交換に用いられるアーキテク
チャの１つとしてのバスマトリクススイッチを用いた高
速パケット交換装置の一例が第４図に示すように構成さ
れている。この図において、５０１、・・・、５０．は
入力伝送路であり、これらの入力伝送路５０１．・・・
、５０１は所定数ずつ１つのグループとされ、対応人力
バッファ５２へ接続され、夫々の入力バッファ５２のグ
ループは対応機バス（ＳＤババス５４．、・・・、５４
７へ接続される。各横バスには、受信転送回路５６１．
・・・、５６．が介設されている。そして、ｎ本の横バ
スの各々は格子点バッファ（Ｆ　Ｉ　ＦＯ）を介してｎ
本の縦バス（ＰＤババスの各々へ接続される。それらの
格子点バッファには参照番号５８１１＋　　５８．ｚ、
・・・、５８．、ｉ５８□１，５８□２゜・・・、５８
ｇ、１ｉ・・・；５８□、５８７□、・・、５Ｂ、、Ｍ
を付しである。

そして、各縦バスには送信転送回路６０１．・・６０．
１が介設されている。その各送信転送回路の出力伝送路
側線バス部と、所定数ずつ１つのグループとされた出力
伝送路の各々との間に出力バッファ６２が夫々設けられ
てバスマトリクススイッチを用いた高速パケット交換装
置が構成されている。

この高速パケット交換装置は、いずれかの入力伝送路へ
入力され、入力バッファに蓄積されたパケットを受信転
送回路の制御の下に横バスを介して格子点バッファへ転
送蓄積した後、その格子点バッファのパケットを送信転
送回路の制御の下に格子点バッファから読み出し、縦バ
スを介して転送先対応の送信バッファに一旦蓄積して出
力伝送路へ伝送する。このようなパケット交換をハード
ウェアで並列的に行なうことにより、プロトコルの簡略
化、スループットの向上を享受しつつパケット交換を高
速に並列処理せんとするものである。

（発明が解決しようとする課題〕 このバスマトリクススイッチは、複数の横バスと縦バス
とは互いに独立で、非同期で動作し１．その両バスを格
子点バッファを介して接続することにより入力バッファ
（入力ポート）から出力バッファ（出力ポートンへの通
信バスを論理的な完全メツシュ構造の中に構築し、又瞬
間的なトラヒックの集中に際しても格子点バッファにパ
ケットを蓄積してパケットの紛失を回避し得ることにそ
の特長がある。

しかし、このパケット交換装置の交換処理対象がマルチ
メディアの信号となると、そこへ入力されるトラヒック
は、その多（がバースト的な発生分布を呈し、従って時
系列上においてその分布を予測することは困難を伴うた
め、上述のバスマトリクススイッチ内部においてトラヒ
ックが特定の格子点バッファに集中してしまうことが起
こり得る。このような場合の対応策としては、格子点バ
ッファを充分な容量のものとし、且つバスマトリクスス
イッチ内部のトラヒック量を入力において充分に低い値
に制限する必要がある。

そうでないと、上述のようなトラヒック集中においてパ
ケットの廃棄、消滅（以下、ブロッキングと称する。）
が発生し得る。それは、そのようなトラヒック集中の発
生がない交換処理状態においては、格子点バッファによ
るトラヒック集中の吸収が為されているが、それを上廻
って来ると、格子点バッファにパケットのオーバーフロ
ーが生じてしまうからである。そのオーバーフローはト
ラヒックの発生分布とバスマトリクス内部のトラヒック
負荷率との関係で決まるもので、その発生確率は低いが
存在し得るものである。

本発明は斯かる問題点に鑑みて創作されたもので、トラ
ヒックについて必要となる格子点バッファを不要とする
バスマトリクススイッチを提供することをその目的とす
る。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図を示す。この図に示す
ように、本発明は、入力ポート２ｉ　（ｉ＝１．２．　
　・・・、ｎ）へ入力されたパケットをバスマトリクス
スイッチ４の横バス６五及び縦バス８１を介して出力ポ
ートＩＬヘスイツチングさせるパケット交換装置に次の
構成要素を設けて構成した。

その構成要素としての各入力ポート２．を、パケット入
力待行列用バッファメモリ１２！と、該パケット入力待
行列用バッファメモリ１２ｉに接続され、パケットの空
塞情報出力及び該出力のための禁止入力を有する前記縦
バス数のパケットバッファ（１４ｉ、、　　・・・、１
４ｔ、）とを含めて構成し、更に、前記パケット入力待
行列用パケットメモリ１２ｉに蓄積されるパケットを対
応する複数のパケットバッファ１４ｉ、、　　・・・、
１４１のうちの空パケットバッファへ転送する待行列管
理部１６と、各入力ポート毎に設けられ、当該入力ポー
ト選択情報に応答してセレクタ入力へ接続されるパケッ
トバッファからのパケットの出力制御及び当該パケット
バッファの禁止入力への禁止信号の出力制御を為すセレ
クタ１８ｉと、各パケットバッファの空塞情報に応答し
て次のスイッチングに使用する入力ポートを選択し、そ
の選択情報を当該選択された入力ポート対応のセレクタ
へ転送する縦バススケジューラ２０とを前記構成要素と
している。

〔作　用〕 入力ポート２ｉへ入力されるパケットはスイッチング情
報を付加されてパケット入力待行列用バッファメモリ１
２．へ順次に蓄積される。

パケット入力待行列用バッファメモリ１２１のパケット
は待行列管理部１６の制御の下に対応空パケ・ントバ・
ソファ１４五ｉ（ｊはｌ、２．・・・。

ｎのうちの１つで、空きを表す、）に書き込まれる。

パケットバッファ１４＋＋、　　・・・、１４．ｎ、ｔ
４ｇ＋、１４ｇｇ、・・・、１４１．１４□、１４．、
。

・・、１４□のうちの、出力禁止がかけられているもの
を除く夫々の空塞情報が各サイクル毎に縦パススケジュ
ーラ２０によって参照されて入力ポート選択情報がそこ
から出力され、対応セレクタへ転送される。

そのセレクタにおいては、当該セレクタの入力に接続さ
れるパケットバッファからのパケットの出力制御及び該
パケットバッファの禁止入力への禁止信号の出力制御が
生ぜしめられる。

セレクタから横バスへ出力されたパケットは、そこに付
加されているスイッチング情報で指定される出力ポート
への縦バスに出力される。

上述のようにしてセレクタから構成される装置ットは、
出力ポートへの出力のために用いられる縦バスへは必ず
一時には一つのパケットとして送出されるから、トラヒ
ックについて必要な格子点バッファを要することなしに
、横バスから縦バスへ出力させることができる。つまり
、ブロッキングの発生なしに、バスマトリクススイッチ
の特長である並列処理能力を保存しつつ、高速なパケッ
ト交換を行なうことができる。

〔実施例〕

第２図は本発明の一実施例を示す。この実施例は２×２
のバスマトリクススイッチについてのものである。この
図において、１８．１□は入力伝送路、２□２ｉは入力
ポート、６．．６．は横バス、８６ｉ８□は縦バス、２
０．は縦バス用スケジューラである。縦バス用スケジュ
ーラ２０．のうちの縦バス＃１用スケジューラを２１と
して、又縦バス＃２用スケジューラを２２として参照す
る。各横バスと各縦バスとの間（第２図の交点）には、
これら両者間の非同期性を吸収するためにのみ必要な格
子点バッファが設けられる。従ってその非同期性のない
バス構成のシステムにおいては、横バスから縦バスへの
受渡しのためのゲート回路でよい。

各入力ポート２　、、２□は、入力伝送路又は端末との
インタフェースをとり、スイッチ内部へのパケット入力
を制御するパケット入力処理部１１．。

１１２　と、パケット入力待行列用バッファメモリ１２
１．１２□と、１つのパケットを保持するパケットバッ
ファ１４□、１４□、１４□１，１４゜とを有する。１
６Ｉはパケット入力待行列用バッファメモリ１２１．１
２□からパケットバッファ１４ｒ＋、　　１４＋ｚ、１
４□０．１４゜へのパケット転送を制御する待行列管理
部であり、１８１．１８□はセレクタである。パケット
入力処理部１１．．１１□は、入力伝送路又は端末装置
から受信したパケットについて出力ポートを決定してそ
のためのスイッチング情報を付加するもので、パケット
スイッチの入力ポートとして有する一般的な機能である
。

その決定された出力ポートを示すスイッチング情報（使
用バス麹）をパケットに付加してパケット入力待行列用
バッファメモリ１２．．１２．へ送出する。パケット入
力待行列用バッファメモリ１２１．１２２は、又所要数
のパケットを蓄積し得る容量を有する。パケットバッフ
ァ１４１１．１４１！、１４ｇ、、１４．、はそこにパ
ケットを格納しているか否かの空塞情報出力及びそのた
めの禁止入力を有し、空塞情報出力は後述のスケジュー
ラの参照に供せられる。そして、セレクタ１Ｂ、、１Ｂ
□は後述縦バススケジューラ２０．からの選択情報を受
は取り保持してその選択情報に応じてパケットバッファ
からのパケットの選択出力制御及び上述の禁止入力への
禁止信号出力制御を行なう。

又、縦バス＃１用スケジェーラ２１と縦バス＃２・用ス
ケジューラ２２との間はスケジェーラ間結合線２３．２
４によって接続されて縦バス＃１用スケジューラ２１と
縦バス＃２用スケジューラ２２とを一時には、１つのみ
を動作させるような制御系を構成している。その動作さ
れた（選択された）スケジューラは各入力ポートのパケ
ットバッファ１４□、１４＋ｚ、１４□、１４□２がら
空塞情報を受は取り、次のサイクルで縦バスを使用する
入力ポートを選択すると共に、その選択情報は対応入力
ポートのセレクタへ通知してそこに保持させる。

この構成の下におけるバスマトリクススイッチのスイッ
チングを以下に説明する。

入力伝送路ＩＩ、■□を介して入力ポート２．．２２へ
入力されて来たパケットの各々は、従来と同様にしてそ
のパケット入力処理部１１１．１１□においてスイッチ
ング情報を付加されてパケット入力待行列用バッファメ
モリ１２１．１２□へ順次蓄積される。

そのパケット入力待行列用バッファメモリ１２１．１２
１のパケットは待行列管理部１６１の制御の下に対応の
パケットバッファ１４＋＋、１４＋□、１４□＋、１４
ｇｚのうちの空パケットバッファへ書き込まれる。

一方、縦バス＃１用スケジューラ２１及び縦バス＃２用
スケジューラ２２を有する縦バススケジューラ２０．は
、各転送サイクル毎に２つのスケジューラ２１．２２の
うちのいずれか一方を転送制御のための有効なスケジュ
ーラとして選択する。

その選択された縦バススケジューラは、各入力ポート２
．．２ｉのパケットバッファ１４ｚ、１４＋ｚ１１４□
１．１４゜の空塞情報を参照し、次のサイクルで縦バス
を使用する入力ポートを選択する。その選択情報は対応
入力ポートのセレクタへ転送されてそこに保持される。

そのセレクタでは、次の転送サイクルにおいて当該セレ
クタの入力へ接続されるパケットバッファのうちの転送
順位となるパケットバッファから出力されるパケットを
選択出力する。

出力されたパケットは、対応機バスを介して当該機バス
に接続されている格子点バッファ乃至ゲート回路のうち
のスイッチング情報で指定される格子点バッファ乃至ゲ
ート回路を経て対応縦バスへ出力されてスイッチング情
報で指定される出力ポートから当該パケットの転送先へ
伝送される。

このパケットバッファから出力ポートへの転送とスケジ
ューリングとはオーバーラツプされて行なわれる。

上述の如く動作する例を以下に説明する。以下の説明で
は便宜上、パケット入力待行列用バッファメモリ１２ｉ
を入力１として、パケット入力待行列用バッファメモリ
１２□を入力２としても参照する。

説明の都合上、交換処理における成る時点１における上
述のパケット入力待行列用バッファメモリ１２．及びパ
ケット入力待行列用バッファメモリ１２！の待行列パケ
ット、並びに、縦バス＃ｌ用バケットバッラア１２ｉ及
び縦バス＃２用パケットバッファ１２！のパケットは第
３図の（Ａ）に示すようなものとなり（なお、この時点
以降においては入力パケットはないとする。）、その時
点ｌにおけるスケジュールは又、第３図の（Ａ）に示す
如く決定されたとすると、次の時点２において第３図の
（Ｂ）に示すような縦バス＃１用パケットバッファ１２
．のパケットについての転送が生ぜしめられ、又パケッ
ト入力待行列用バッファメモリ１２１及びパケット入力
待行列用バッファメモリ１２□の待行列パケット、並び
に縦バス＃１用パケットバッファ１４＋１．　１４ｔ＋
及び縦バス＃２用パケットバッファ１４＋ｚ、１４ｚｚ
のパケットは第３図の（Ｂ）の左側に示す如く、待行列
管理部１６．の制御の下に更新され、又この時点におけ
るスケジュールも第３図の（Ｂ）の右側に示す如く更新
される。

従って、時点３におけるパケットメモリ１４□。

１４＋ｚ、１４ｇ１．１４ｚｚから縦バス１．２（１は
第２図の８１に、２は８ｔに対応する。）へのパケット
の転送、及びパケット入力待行列用バッファメモリ１２
１．１２□から対応パケットメモリ１４、、．１４．□
、１４ｇ、、１４□２へのパケットの転送、並びにスケ
ジューリングは第３図の（Ｃ）に示す如くなる。

そして、同様の制御により、時点４でもパケットメモリ
から縦バスへのパケットの転送、及びパケット入力待行
列用バッファメモリかいらパケットメモリへのパケット
の転送、並びにスケジューリングが生ぜしめられる。こ
の時点４における処理終了時には、交換処理すべきパケ
ットは縦バス＃２用パケットバッファ１４□２にあるの
みであり、スケジュールは第４図（Ｄ）の右側に示すよ
うに決定され、そのスケジュールの下に縦バス＃２用パ
ケットバッファ１４□２にあるパケットは時点５におい
て縦バス２　（８２）上へ送出せしめられて、送信転送
回路（図示せず）の制御の下に送信先へ伝送される。

なお、上記実施例に２×２のバスマトリクススイッチの
例について説明したが、本発明はそのバス数に制限され
ずに実施し得る。又、入力伝送路は入力バスとされ、そ
れに複数の伝送路がバッファを介して接続される構成の
ものであってもよい。

スケジューリングもパケット転送とを交互にしてもよい
。

〔発明の効果〕

以下述べたように本発明によれば、バスマトリクススイ
ッチの格子点バッファとしては、横バスと縦バスとの間
の非同期性を吸収するに足りるバッファを設ければよく
、ハードウェア量の大幅な削減となる。又ブロッキング
がなくなるから制御の簡易化となるし、バスの利用率も
向上する。

１４ｉ＋、　　・・・、１４．はパケットバッファ、１
８ｉ　はセレクタ、 ２０．２０１　は縦パススケジューラである。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す図、 第３図はスケジュール及び転送サイクルの例を示す図、 第４図は従来のバスマトリクススイッチング方式％式％ 第１図及び第２図において、 ２１は入力ポート、 ４．４１はバスマトリクススイッチ、 ６１は横バス、 ８、は縦バス、 １０１は出力ポート、

Claims (1)

【特許請求の範囲】
1. （１）入力ポート（２＿ｉ）（ｉ＝１，２，・・・，ｎ
   ）へ入力されたパケットをバスマトリクススイッチ（４
   ）の横バス（６＿ｉ）及び縦バス（８＿ｉ）を介して出
   力ポート（１０＿ｉ）へスイッチングさせるパケット交
   換装置において、 パケット入力待行列用バッファメモリ（１２＿ｉ）と、 該パケット入力待行列用バッファメモリ（１２＿ｉ）に
   接続され、パケットの空塞情報出力及び該出力のための
   禁止入力を有する前記縦バス数のパケットバッファ（１
   ４＿ｉ＿１，・・・，１４＿ｉ＿ｎ）とを含んで前記入
   力ポート（２＿ｉ）の各々を構成し、前記パケット入力
   待行列用パケットメモリ（１２＿ｉ）に蓄積されるパケ
   ットを対応する複数のパケットバッファ（１４＿ｉ＿１
   ，・・・，１４＿ｉ＿ｎ）のうちの空パケットバッファ
   へ転送する待行列管理部（１６）と、 各入力ポート毎に設けられ、当該入力ポート選択情報に
   応答してセレクタ入力へ接続されるパケットバッファか
   らのパケットの出力制御及び当該パケットバッファの禁
   止入力への禁止信号の出力制御を為すセレクタ（１８＿
   １，・・・，１８＿ｎ）と、各パケットバッファの空塞
   情報に応答して次のスイッチングに使用する入力ポート
   を選択し、その選択情報を当該選択された入力ポート対
   応のセレクタへ転送する縦バススケジューラ（２０）と
   を設けたことを特徴とするバスマトリクススイッチング
   方式。