JPH02158142A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02158142A JPH02158142A JP31351488A JP31351488A JPH02158142A JP H02158142 A JPH02158142 A JP H02158142A JP 31351488 A JP31351488 A JP 31351488A JP 31351488 A JP31351488 A JP 31351488A JP H02158142 A JPH02158142 A JP H02158142A
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 230000001681 protective effect Effects 0.000 abstract description 2
- 230000005611 electricity Effects 0.000 description 8
- 230000003068 static effect Effects 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 6
- 230000006378 damage Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000012141 concentrate Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
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Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特に静電保護素子を備えた
半導体装置に関する。
半導体装置に関する。
半導体装置であるａｍ回路（ＩＣ）においては、取扱う
ディジタル信号に比べて静電気が極めて大レベルである
ため、静電気による回路の破壊が問題となる。このため
、半導体装置の入力回路には第４図に示す如く、静電保
護素子１１．１２が設けられる（同様に出力回路にも設
けられる）。
ディジタル信号に比べて静電気が極めて大レベルである
ため、静電気による回路の破壊が問題となる。このため
、半導体装置の入力回路には第４図に示す如く、静電保
護素子１１．１２が設けられる（同様に出力回路にも設
けられる）。
第４図中、ＮＰＮトランジスタＱ＋ 、Ｑｚは静電保護
素子１１．１２を構成しており、各々のトランジスタＱ
＋ 、Ｑｚのベース・エミッタ間が短絡されて、一方向
にのみ電流を流すダイオードと同等の構成とされている
。なお、トランジスタＱ＋ 、Ｑｚのエミッタとコレク
タとを入賛えた接続としてもよい。
素子１１．１２を構成しており、各々のトランジスタＱ
＋ 、Ｑｚのベース・エミッタ間が短絡されて、一方向
にのみ電流を流すダイオードと同等の構成とされている
。なお、トランジスタＱ＋ 、Ｑｚのエミッタとコレク
タとを入賛えた接続としてもよい。
また、ＮＰＮトランジスタＱｓ ｅ Ｑ４ 、それらの
コレクタ側の抵ＲＲ＋、及びＱＩとＱｚの各エミッタに
共通接続された定電流源１３は、半導体装置の入力回路
を構成している。
コレクタ側の抵ＲＲ＋、及びＱＩとＱｚの各エミッタに
共通接続された定電流源１３は、半導体装置の入力回路
を構成している。
静電気により、端子に＾電圧が入力された場合、そのま
までは入力Ｔｒ Ｑｓのベースに大１１ｍが流れ、入力
Ｔ「が破壊されてしまう為、入力Ｔ「の前に保護Ｔｒを
挿入し、外からの大電流をＶｃｃないしはＶｅｏライン
に放電し、λカＴ「に流れ込む電流を減少させてやる。
までは入力Ｔｒ Ｑｓのベースに大１１ｍが流れ、入力
Ｔ「が破壊されてしまう為、入力Ｔ「の前に保護Ｔｒを
挿入し、外からの大電流をＶｃｃないしはＶｅｏライン
に放電し、λカＴ「に流れ込む電流を減少させてやる。
以上の事により入力Ｔｒの破壊を防止することができる
。
。
このような静電保護素子１１．１２を備えた半導体装置
においては、近年の半導体装置の高集積度（素子の微細
化）に伴い、静電保護素子１１゜１２が形成される面積
を小さくせざるを得なくなったため、静電保護素子１１
．１２自体に、より一層の静電破壊耐量（ＥＳＤ耐量）
の向上が必要とされる。
においては、近年の半導体装置の高集積度（素子の微細
化）に伴い、静電保護素子１１゜１２が形成される面積
を小さくせざるを得なくなったため、静電保護素子１１
．１２自体に、より一層の静電破壊耐量（ＥＳＤ耐量）
の向上が必要とされる。
（従来の技術）
第５図は従来の半導体装置内の静電保護素子の構造の一
例の平面図を示す。同図中、１５１及び１５２はコレク
タ（Ｃ）領域、１６１〜１６４はベース（Ｂ）領域、１
７１〜１７３はエミッタ（Ｅ）領域を夫々示す。コレク
タ領域１５１及び１５２は電極１８により覆われており
、またベース領域１６１〜１６４とエミッタ領域１７＋
〜１７３とは同じ電極１９により覆われている。
例の平面図を示す。同図中、１５１及び１５２はコレク
タ（Ｃ）領域、１６１〜１６４はベース（Ｂ）領域、１
７１〜１７３はエミッタ（Ｅ）領域を夫々示す。コレク
タ領域１５１及び１５２は電極１８により覆われており
、またベース領域１６１〜１６４とエミッタ領域１７＋
〜１７３とは同じ電極１９により覆われている。
かかる構造の静電保護素子は第４図に０１又はＱｚで示
したと同様に、ベースとエミッタとが共通接続されたバ
イポーラトランジスタにより＠成されており、エミッタ
領域やベース領域を各々１７１〜１７３，１６１〜１６
４で示す如く各々分割されて、長平方向が平行になるよ
うにクシ型に形成した、所謂単体型保護素子である。
したと同様に、ベースとエミッタとが共通接続されたバ
イポーラトランジスタにより＠成されており、エミッタ
領域やベース領域を各々１７１〜１７３，１６１〜１６
４で示す如く各々分割されて、長平方向が平行になるよ
うにクシ型に形成した、所謂単体型保護素子である。
この単体型保護素子ではコレクタ領域、エミッタ領域、
ベース領域をクシ型配置にすることにより、保護素子自
体の面積を大としており、これにより静電気によりベー
ス領域やエミッタ簿域へ局部的に集中して流れる放電電
流を分散し、平均電流密度を下げることによってＥＳＤ
耐量を向上している。
ベース領域をクシ型配置にすることにより、保護素子自
体の面積を大としており、これにより静電気によりベー
ス領域やエミッタ簿域へ局部的に集中して流れる放電電
流を分散し、平均電流密度を下げることによってＥＳＤ
耐量を向上している。
〔発明が解決しようとする課題］
しかるに、半導体装置の集積度上、静電保護素子を配置
する場所が狭く、成る一定面積以上大きく形成できない
ような場合は、上記の従来の単体型保護素子では十分な
ＥＳＤ耐嚢が得られないという同層があった。
する場所が狭く、成る一定面積以上大きく形成できない
ような場合は、上記の従来の単体型保護素子では十分な
ＥＳＤ耐嚢が得られないという同層があった。
本発明は上記の点に鑑みてなされたもので、静電破壊耐
量をより一層向上できる静電保護素子を備えた半導体装
置を提供することを目的どする。
量をより一層向上できる静電保護素子を備えた半導体装
置を提供することを目的どする。
本発明になる半導体装置は、エミッタ領域、ベース領域
及びコレクタ領域の各々が複数に分割されてクシ型に配
置された構造のトランジスタを、複数個並列接続し、か
つ、各々をダイオード接続した構成の静電保護素子を備
えるようにしたものである。
及びコレクタ領域の各々が複数に分割されてクシ型に配
置された構造のトランジスタを、複数個並列接続し、か
つ、各々をダイオード接続した構成の静電保護素子を備
えるようにしたものである。
静電保１１素子であるトランジスタのエミッタ領域、ベ
ース領域及びコレクタ領域がクシ型に配置されているの
で、静電気による放電電流が局部的に集中しにくく、静
電エネルギーが逃げる方向が数多くとれる。
ース領域及びコレクタ領域がクシ型に配置されているの
で、静電気による放電電流が局部的に集中しにくく、静
電エネルギーが逃げる方向が数多くとれる。
しかも、従来の単体型保護素子と同−面積内に、上記構
成のトランジスタを複数個並列に接続しているため、静
電気による放電電流の平均１！流密度を従来に比べて更
に低減することができる。
成のトランジスタを複数個並列に接続しているため、静
電気による放電電流の平均１！流密度を従来に比べて更
に低減することができる。
第１図は本発明装置の要部である静電保護素子の一実施
例の平面図を示す。同図中、２１１゜２１２はエミッタ
（Ｅ）領域、２２＋ 、２２ｚ及び２２３はベース（Ｂ
）領域、また２３１゜２３２はコレクタ領域で、これら
は第１のバイポーラトランジスタを構成している。
例の平面図を示す。同図中、２１１゜２１２はエミッタ
（Ｅ）領域、２２＋ 、２２ｚ及び２２３はベース（Ｂ
）領域、また２３１゜２３２はコレクタ領域で、これら
は第１のバイポーラトランジスタを構成している。
また、２４１ 、２４ｚはエミッタ領域、２５１゜２５
２及び２５３はベース領域、２６１及び２６２はコレク
タ領域で、これらは第２のバイポーラトランジスタを構
成している。
２及び２５３はベース領域、２６１及び２６２はコレク
タ領域で、これらは第２のバイポーラトランジスタを構
成している。
上記の第１及び第２のバイポーラトランジスタは、各々
エミッタ領域、ベース領域及びコレクタ領域が分割され
てクシ型に配置した構造とされている。
エミッタ領域、ベース領域及びコレクタ領域が分割され
てクシ型に配置した構造とされている。
また、第１図中、２７及び２８は夫々電極で、電極２７
はコレクタ領域２３＋ 、２３２．２６＋及び２６２を
夫々被覆しており、電極２８はエミッタ領域２１１ 、
２１２ 、２４１ 、２４２とベース領域２２１〜２２
３．２５１〜２５３とを夫々被覆している。
はコレクタ領域２３＋ 、２３２．２６＋及び２６２を
夫々被覆しており、電極２８はエミッタ領域２１１ 、
２１２ 、２４１ 、２４２とベース領域２２１〜２２
３．２５１〜２５３とを夫々被覆している。
従って、この静電保護素子の等価回路は第２図に示す如
く、第１及び第２のバイポーラトランジスタ（第２図で
はＮＰＮ型であるが、ＰＮＰ型でもよい）Ｔ「１及びＴ
ｒ２が、コレクタ同士とエミッタ同士とを夫々接続され
た、並列接続回路となる。
く、第１及び第２のバイポーラトランジスタ（第２図で
はＮＰＮ型であるが、ＰＮＰ型でもよい）Ｔ「１及びＴ
ｒ２が、コレクタ同士とエミッタ同士とを夫々接続され
た、並列接続回路となる。
更に、トランジスタＴｒｌ及びＴｒ２の各々は前記電極
２８により、ベース・エミッタ園が短絡されたダイオー
ド接続構成とされている。
２８により、ベース・エミッタ園が短絡されたダイオー
ド接続構成とされている。
第１図に示す静電保護素子は、上記の如く２つのバイポ
ーラトランジスタ７ｒ１．Ｔｒ２が並列接続された所謂
並列型であり、第５図に示した従来の単体型の静電保護
素子と同一面積にて形成されている。この並列型の静電
保護素子は、ＩＣの入力回路又は出力回路などに使用さ
れる。
ーラトランジスタ７ｒ１．Ｔｒ２が並列接続された所謂
並列型であり、第５図に示した従来の単体型の静電保護
素子と同一面積にて形成されている。この並列型の静電
保護素子は、ＩＣの入力回路又は出力回路などに使用さ
れる。
次に、本実施例の並列型の静電保護素子と第５図に示し
た従来の単体型の静電保護素子とを夫々同一面積８００
μｍ２とし、・また、素子分離をＵ溝で形成した同一構
造のバイポーラトランジスタとした場合の、第３図に示
す公知の試験回路によるＥＳＣ耐量の測定について説明
する。
た従来の単体型の静電保護素子とを夫々同一面積８００
μｍ２とし、・また、素子分離をＵ溝で形成した同一構
造のバイポーラトランジスタとした場合の、第３図に示
す公知の試験回路によるＥＳＣ耐量の測定について説明
する。
ここで、第３図中、３１は直流電圧源、３２は充放電用
コンデンサ、３３は抵抗、３４はスイッチ、３５は被測
定デバイスである。この試験回路ではまずスイッチ３４
を接点ａ側に接続してコンデンサ３２を充電し、充電し
たコンデンサ３２を帯電導体とみなし、その後にスイッ
チ３４を接点す側へ切換接続することにより、静電気に
よる放電電流と同等の放電電流を被測定デバイス（すな
わち、ここでは静電保護素子）３５に流す。
コンデンサ、３３は抵抗、３４はスイッチ、３５は被測
定デバイスである。この試験回路ではまずスイッチ３４
を接点ａ側に接続してコンデンサ３２を充電し、充電し
たコンデンサ３２を帯電導体とみなし、その後にスイッ
チ３４を接点す側へ切換接続することにより、静電気に
よる放電電流と同等の放電電流を被測定デバイス（すな
わち、ここでは静電保護素子）３５に流す。
コンデンサ３２の容量値を２００ｐＦとしたとき、本実
施例によれば４８０■のＥＳＤ耐量が得られ、従来の単
体型の静電保護素子のＥＳＤ耐量３５０Ｖに比べ、ＥＳ
Ｄ耐量が向上することが確認された。
施例によれば４８０■のＥＳＤ耐量が得られ、従来の単
体型の静電保護素子のＥＳＤ耐量３５０Ｖに比べ、ＥＳ
Ｄ耐量が向上することが確認された。
従って、静電保護素子の面積が限られている場合には、
小面積の静電保護素子を並列とすることで単体型の面積
と同一にした方がＥＳＣＳＣ耐量加することがわかる。
小面積の静電保護素子を並列とすることで単体型の面積
と同一にした方がＥＳＣＳＣ耐量加することがわかる。
ただし、並列接続される複数のバイポーラトランジスタ
の各々の面積があまりに小さいと上記の効果は得られな
いので、成る一定面積以上にする必要はある。
の各々の面積があまりに小さいと上記の効果は得られな
いので、成る一定面積以上にする必要はある。
また、本実施例は、２つのバイポーラトランジスタが同
一構成なので、本出願人が特開昭６０−１０６１６１号
公報で開示した、互いに異なる構成の２つのダイオード
を並列接続して静電保護素子を構成する半導体装置に比
べて製造し易いという特長がある。
一構成なので、本出願人が特開昭６０−１０６１６１号
公報で開示した、互いに異なる構成の２つのダイオード
を並列接続して静電保護素子を構成する半導体装置に比
べて製造し易いという特長がある。
なお、本発明は上記の実施例に限定されるものではなく
、例えば並列接続するバイポーラトランジスタの個数は
３個以上でもよい（ただし、各バイポーラトランジスタ
の面積は成る一定値以上あることが必要である）。
、例えば並列接続するバイポーラトランジスタの個数は
３個以上でもよい（ただし、各バイポーラトランジスタ
の面積は成る一定値以上あることが必要である）。
上述の如く、本発明によれば、静電気による放電電流の
平均電流密度を従来の単体型に比べて低減することがで
きるため、従来に比べて静電破壊耐量を向上することが
でき、また従来の単体型と同一面積で形成されるため、
半導体装置の集積度上、静電保護素子を配置する場所が
狭くても十分な静電破壊耐量を得ることができ、更に同
一構造のトランジスタを複数個並列に接続しているので
、異なる構成のダイオードを複数個並列に接続する半導
体装置に比べて製造が容易である等の特長を有するもの
である。
平均電流密度を従来の単体型に比べて低減することがで
きるため、従来に比べて静電破壊耐量を向上することが
でき、また従来の単体型と同一面積で形成されるため、
半導体装置の集積度上、静電保護素子を配置する場所が
狭くても十分な静電破壊耐量を得ることができ、更に同
一構造のトランジスタを複数個並列に接続しているので
、異なる構成のダイオードを複数個並列に接続する半導
体装置に比べて製造が容易である等の特長を有するもの
である。
第１図は本発明装置の要部の一実施例の平面図、第２図
は第１図の等価回路図、 第３図は試験回路の一例を示す図、 第４図は半導体装置の入力回路の一例の回路図、第５図
は従来装置の要部の一例の平面図である。 図において、 ２１１ 、２１２．２４１ 、２４２はエミッタ領域、
２２１〜２２３ 、２５１〜２５３はベース領域、２３
＋ 、２３２．２６＋ 、２６２はコレクタ領域、２７
．２８は電極、 Ｔｒｌ、Ｔｒ２はバイポーラトランジスタを示す。
は第１図の等価回路図、 第３図は試験回路の一例を示す図、 第４図は半導体装置の入力回路の一例の回路図、第５図
は従来装置の要部の一例の平面図である。 図において、 ２１１ 、２１２．２４１ 、２４２はエミッタ領域、
２２１〜２２３ 、２５１〜２５３はベース領域、２３
＋ 、２３２．２６＋ 、２６２はコレクタ領域、２７
．２８は電極、 Ｔｒｌ、Ｔｒ２はバイポーラトランジスタを示す。
Claims (1)
- 静電保護素子を備えた半導体装置において、前記静電保
護素子を、各々、複数に分割されたエミッタ領域（２１
＿１、２１＿２、２４＿１、２４＿２）及びベース領域
（２２＿１〜２２＿３、２５＿１〜２５＿３）とコレク
タ領域（２３＿１、２３＿２、２６＿１、２６＿２）を
夫々クシ型に配置した構造のトランジスタ（Ｔｒ１、Ｔ
ｒ２）を複数個並列に接続し、かつ、該複数個のトラン
ジスタ（Ｔｒ１、Ｔｒ２）の各々をダイオード接続した
構成としてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31351488A JPH02158142A (ja) | 1988-12-12 | 1988-12-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31351488A JPH02158142A (ja) | 1988-12-12 | 1988-12-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02158142A true JPH02158142A (ja) | 1990-06-18 |
Family
ID=18042229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31351488A Pending JPH02158142A (ja) | 1988-12-12 | 1988-12-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02158142A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744854A (en) * | 1995-08-10 | 1998-04-28 | Nippondenso Co., Ltd. | Surge protective device having a surface collector region directly shorted to a base region |
-
1988
- 1988-12-12 JP JP31351488A patent/JPH02158142A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744854A (en) * | 1995-08-10 | 1998-04-28 | Nippondenso Co., Ltd. | Surge protective device having a surface collector region directly shorted to a base region |
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