JPH02153561A - ＢｉＣＭＯＳ集積回路 - Google Patents
ＢｉＣＭＯＳ集積回路Info
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- JPH02153561A JPH02153561A JP63308209A JP30820988A JPH02153561A JP H02153561 A JPH02153561 A JP H02153561A JP 63308209 A JP63308209 A JP 63308209A JP 30820988 A JP30820988 A JP 30820988A JP H02153561 A JPH02153561 A JP H02153561A
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同一基板上にバイポーラ・トランジスタと相補
型ＭＯＳトランジスタを有するＢｉＣＭＯＳ集積回路に
関する。
型ＭＯＳトランジスタを有するＢｉＣＭＯＳ集積回路に
関する。
ＢｉＣＭＯ８集積回路は、バイポーラ・トランジスタ（
以下Ｂｉｐ Ｔｒと記す）と相補型ＭＯＳトランジス
タ（以下ＣＭＯ８と記す）の各々の有する長所を組合わ
せて形成する半導体装置であり、Ｂｉｐ Ｔｒの高周
波特性の優れている利点、０ＭＯ３の低消費電力である
利点を損なわない様に同一半導体基板内に形成する必要
がある。
以下Ｂｉｐ Ｔｒと記す）と相補型ＭＯＳトランジス
タ（以下ＣＭＯ８と記す）の各々の有する長所を組合わ
せて形成する半導体装置であり、Ｂｉｐ Ｔｒの高周
波特性の優れている利点、０ＭＯ３の低消費電力である
利点を損なわない様に同一半導体基板内に形成する必要
がある。
又−工程でＢｉｐ ＴｒとＣＭＯＳを同時に形成して
製造工期を短縮する事、Ｂｉｐ Ｔｒと０ＭＯ３の拡
散層領域を互いに兼用して素子領域を小型化する事が必
要条件である。
製造工期を短縮する事、Ｂｉｐ Ｔｒと０ＭＯ３の拡
散層領域を互いに兼用して素子領域を小型化する事が必
要条件である。
ところで高性能なＣＭＯＳではゲート長が１μｍ程度の
ものを用いる。ゲート長が１μｍ近傍になると、ソース
、ドレイン間に強電界が加わりホットキャリアが発生し
て、ＭＯ３特性劣化の原因となる。その為一般的にトレ
イン領域に、高濃度と低濃度領域を設けてソース・トレ
イン間の電界強度を緩和してポットキャリアの発生を抑
えるＭＯＳトランジスタ構造が用いられている。ＢｉＣ
ＭＯ９集積回路に於いても上述した対策を施したＣＭＯ
８構造を用いる。
ものを用いる。ゲート長が１μｍ近傍になると、ソース
、ドレイン間に強電界が加わりホットキャリアが発生し
て、ＭＯ３特性劣化の原因となる。その為一般的にトレ
イン領域に、高濃度と低濃度領域を設けてソース・トレ
イン間の電界強度を緩和してポットキャリアの発生を抑
えるＭＯＳトランジスタ構造が用いられている。ＢｉＣ
ＭＯ９集積回路に於いても上述した対策を施したＣＭＯ
８構造を用いる。
第３図は従来のＢｉＣＭＯＳ集積回路の断面図である。
この従来例をその製造工程に沿って説明する。
図中に於いて１はｐ型シリコン基板、２はｎ型埋込層、
３はｐ型埋込層、４はｎ型エピタキシャル層、５はｐウ
ェル、６は素子間を分離するフィールド絶縁膜である。
３はｐ型埋込層、４はｎ型エピタキシャル層、５はｐウ
ェル、６は素子間を分離するフィールド絶縁膜である。
このような半導体チップの素子領域表面にゲート絶縁膜
７を設けＢｉｐＴｒ領域にベース層２４を選択的に設け
る。
７を設けＢｉｐＴｒ領域にベース層２４を選択的に設け
る。
その後ゲート電極８．９を選択的に形成する。
次にゲート電極８をマスク材として第１のｎ型不純物原
子をイオン注入してｎＭＯ３の第１のソース・ドレイン
領域１０−１．１０−２を形成する。更に第１のｎ型不
純物原子より拡散速度の遅い第２のｎ型不純物原子を第
１のｎ型不純物原子より高濃度に、ｎＭＯ３の第１のソ
ース・ドレイン領域にイオン注入してｎＭＯ３の第２の
ソース・トレイン領域１１−１．１１−２を形成する。
子をイオン注入してｎＭＯ３の第１のソース・ドレイン
領域１０−１．１０−２を形成する。更に第１のｎ型不
純物原子より拡散速度の遅い第２のｎ型不純物原子を第
１のｎ型不純物原子より高濃度に、ｎＭＯ３の第１のソ
ース・ドレイン領域にイオン注入してｎＭＯ３の第２の
ソース・トレイン領域１１−１．１１−２を形成する。
次にｎＭＯ３と同様にして第１のｎ型不純物原子をイオ
ン注入してｐＭＯｓの第１のソース・ドレイン領域１２
−１．１２−２を形成し、更に第１のｎ型不純物原子よ
り拡散速度の遅い第２のｎ型不純物原子を第１のｎ型不
純物原子より高濃度にベース／１２４及びＩ）ＭＯＳの
第１のソース・ドレイン領域にイオン注入してベース電
極形成領域２５、第２のソース・トレイン領域（１３−
１゜１３−２）を形成する。
ン注入してｐＭＯｓの第１のソース・ドレイン領域１２
−１．１２−２を形成し、更に第１のｎ型不純物原子よ
り拡散速度の遅い第２のｎ型不純物原子を第１のｎ型不
純物原子より高濃度にベース／１２４及びＩ）ＭＯＳの
第１のソース・ドレイン領域にイオン注入してベース電
極形成領域２５、第２のソース・トレイン領域（１３−
１゜１３−２）を形成する。
その後全面に眉間絶縁膜２０を設けて選択的に開孔窓を
形成し全面に多結晶シリコン膜１４を形成して選択的に
Ｎ型不純物原子をイオン注入してエミッタ領域２６を形
成する。
形成し全面に多結晶シリコン膜１４を形成して選択的に
Ｎ型不純物原子をイオン注入してエミッタ領域２６を形
成する。
次に全面にアルミニウム等の金属膜を全面に被着して選
択的にアルミニウム及び多結晶シリコン膜を選択エッチ
して各電極を形成する。
択的にアルミニウム及び多結晶シリコン膜を選択エッチ
して各電極を形成する。
上述した従来のＢ ｉＣＭＯ８集積回路は同一半導体基
板上にＣＭＯ３領域、及びＢｉｐ Ｔｒ領領域それぞ
れ独立に設けてＣＭＯ３及びＢｉｐＴｒを形成していた
ので集積度の向上が困難であるという欠点がある。
板上にＣＭＯ３領域、及びＢｉｐ Ｔｒ領領域それぞ
れ独立に設けてＣＭＯ３及びＢｉｐＴｒを形成していた
ので集積度の向上が困難であるという欠点がある。
本発明のＢｉＣＭＯＳ集積回路は、半導体チップ表面の
第１導電型半導体層上にゲート絶縁膜を介して設けられ
たゲート電極及び前記ゲート電極直下部を挟んで選択的
に設けられた第２導電型低濃度半導体層と前記第２導電
型低濃度半導体層に設けられた第２導電型高濃度半導体
層からなるソース（又はドレイン）領域を有するＭＯＳ
）ランジスタと、前記第２導電型低濃度半導体層に前記
第２導電型高濃度半導体層と離れてて設けられた第１導
電型エミッタ領域を有するバイポーラ・トランジスタと
を含むというものである。
第１導電型半導体層上にゲート絶縁膜を介して設けられ
たゲート電極及び前記ゲート電極直下部を挟んで選択的
に設けられた第２導電型低濃度半導体層と前記第２導電
型低濃度半導体層に設けられた第２導電型高濃度半導体
層からなるソース（又はドレイン）領域を有するＭＯＳ
）ランジスタと、前記第２導電型低濃度半導体層に前記
第２導電型高濃度半導体層と離れてて設けられた第１導
電型エミッタ領域を有するバイポーラ・トランジスタと
を含むというものである。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す半導体チップの断
面図である。
面図である。
図中Ａ部分はｎＭＯ３であるが従来と同じ構造であるの
で説明を省略する。Ｂ部分が本発明を用いて形成したｐ
ＭＯｓとｎｐｎＢｉｐ Ｔｒであり以後Ｂ部分につい
て説明する。ｐ型シリコン基板１上にｎ型埋込層２、ｎ
型エピタキシャル層４、エピタキシャル層４を選択酸化
して素子領域を形成してなる半導体チップ表面のｎ型エ
ピタキシャル層４上にゲート絶縁膜７を有している。
で説明を省略する。Ｂ部分が本発明を用いて形成したｐ
ＭＯｓとｎｐｎＢｉｐ Ｔｒであり以後Ｂ部分につい
て説明する。ｐ型シリコン基板１上にｎ型埋込層２、ｎ
型エピタキシャル層４、エピタキシャル層４を選択酸化
して素子領域を形成してなる半導体チップ表面のｎ型エ
ピタキシャル層４上にゲート絶縁膜７を有している。
又、選択的に形成したゲート電極８，９を有しゲート電
極直下及びコレクタ電極形成領域を除く部分（Ｂ）にボ
ロン原子を例えば５ Ｘ １０ ”１ ／ｃｒｄ程度イ
オン注入してｐ型紙濃度半導体Ｊ’１Ｗ１２１．１２−
２が形成されている。更にｐ型紙濃度半導体層１２−１
．１２−２にはそれぞれ選択的にフッ化ボロン原子を例
えば５ Ｘ １０ ’５１／ｃｎ（イオン注入してｐ壁
高濃度半導体層１３７１，１３２が形成されている。
極直下及びコレクタ電極形成領域を除く部分（Ｂ）にボ
ロン原子を例えば５ Ｘ １０ ”１ ／ｃｒｄ程度イ
オン注入してｐ型紙濃度半導体Ｊ’１Ｗ１２１．１２−
２が形成されている。更にｐ型紙濃度半導体層１２−１
．１２−２にはそれぞれ選択的にフッ化ボロン原子を例
えば５ Ｘ １０ ’５１／ｃｎ（イオン注入してｐ壁
高濃度半導体層１３７１，１３２が形成されている。
その後に全面に層間絶縁膜２０を形成して選択的にコレ
クタ、エミッタ、ベース、ソース、ドレイン、ゲートの
各々の開孔窓を形成する。この時ソース又はドレインの
開孔窓とベース開孔窓１７２は兼用しており一つしかな
い。次に全面に多結晶シリコン膜１４を形成心ヒ素等か
らなるＮ型の不純物原子を例えばＩ Ｘ １０ ”１
／ｃｎｆ選択的にイオン注入してｎ型エミッタ領域１５
をｐ型紙濃度半導体層１２−１にｐ型窩濃度半導体層１
３−１と離して形成し、全面にアルミニウム等の金属膜
を被着し金属膜及び多結晶シリコン膜を選択的にエツチ
ングしてトランジスタの各電極を形成し第１図に示す断
面図の状態を有するＢ ｉ ＣＭＯＳ集積回路を得る。
クタ、エミッタ、ベース、ソース、ドレイン、ゲートの
各々の開孔窓を形成する。この時ソース又はドレインの
開孔窓とベース開孔窓１７２は兼用しており一つしかな
い。次に全面に多結晶シリコン膜１４を形成心ヒ素等か
らなるＮ型の不純物原子を例えばＩ Ｘ １０ ”１
／ｃｎｆ選択的にイオン注入してｎ型エミッタ領域１５
をｐ型紙濃度半導体層１２−１にｐ型窩濃度半導体層１
３−１と離して形成し、全面にアルミニウム等の金属膜
を被着し金属膜及び多結晶シリコン膜を選択的にエツチ
ングしてトランジスタの各電極を形成し第１図に示す断
面図の状態を有するＢ ｉ ＣＭＯＳ集積回路を得る。
本実施例においてはｎ型エピタキシャル層４をＢｉｐ
Ｔｒのコレクタ領域、ｐＭＯｓのウェルと兼用し、ｐ
型紙濃度半導体層１２−１をベース領域及びソース（又
はドレイン）領域と兼用し且電極も兼用しているので、
従来のＢｉＣＭＯＳ集積回路と比べ大幅に集積度を向上
する事ができる。
Ｔｒのコレクタ領域、ｐＭＯｓのウェルと兼用し、ｐ
型紙濃度半導体層１２−１をベース領域及びソース（又
はドレイン）領域と兼用し且電極も兼用しているので、
従来のＢｉＣＭＯＳ集積回路と比べ大幅に集積度を向上
する事ができる。
第２図は本発明の第２の実施例を示す半導体チップの断
面図である。
面図である。
図中Ａ′部分がｎＭＯ３，Ｂ’部分がｎｐｎＢｉｐ
ＴｒとｐＭＯｓであり以後Ｂ′部分についてのみ説明す
る。
ＴｒとｐＭＯｓであり以後Ｂ′部分についてのみ説明す
る。
ｐ型シリコン基板１上にｎ型埋込層２．ｎ型エピタキシ
ャル層４を形成するまでは第１の実施例と同様である。
ャル層４を形成するまでは第１の実施例と同様である。
次に選択酸化により、コレクタ電極形成領域及びＭＯ３
ＴＯ３類域を分離して形成し、選択的にＭＯ９頭域のみ
ゲート絶縁膜を形成する。次に全面に高濃度のリン原子
を含んだ多結晶シリコン膜を選択的に形成してコレクタ
２２及びゲート電極８．９を形成する。
ＴＯ３類域を分離して形成し、選択的にＭＯ９頭域のみ
ゲート絶縁膜を形成する。次に全面に高濃度のリン原子
を含んだ多結晶シリコン膜を選択的に形成してコレクタ
２２及びゲート電極８．９を形成する。
次にゲート電極直下を除（ＭＯＳＴ形成領域に低濃度の
ボロン原子をイオン注入してｐ型紙濃度半導体層１２−
１、・・・を形成する。
ボロン原子をイオン注入してｐ型紙濃度半導体層１２−
１、・・・を形成する。
次に全面に気相成長酸化膜を形成し異方性エッチを行な
ってコレクタ及びゲート電極側壁に絶縁膜のサイドウオ
ール２１を厚さ０．１〜０．３μｍ形成する。
ってコレクタ及びゲート電極側壁に絶縁膜のサイドウオ
ール２１を厚さ０．１〜０．３μｍ形成する。
その後ｐ型低濃度半導体層１２−１、・・・に選択的に
フッ化ボロン原子を高濃度にイオン注入してｐ型窩濃度
半導体層１３−１、・・・を形成し全面に層間絶縁膜を
形成する。
フッ化ボロン原子を高濃度にイオン注入してｐ型窩濃度
半導体層１３−１、・・・を形成し全面に層間絶縁膜を
形成する。
次に眉間絶縁膜に選択的に開孔窓を形成してコレクタ、
エミッタ、ベース、ソース、ドレイン。
エミッタ、ベース、ソース、ドレイン。
ゲートの各電極を形成する為の開孔窓を形成する。この
時ソース又はドレインの開孔窓とベースの開孔窓は兼用
している。次に全面に多結晶シリコン膜を形成後ヒ素等
のｎ型不純物原子を選択的にイオン注入してｐ型紙濃度
半導体層１２−１にｐ壁高濃度半導体層１３７１と離し
てｎ型エミッタ領域１５を形成する。
時ソース又はドレインの開孔窓とベースの開孔窓は兼用
している。次に全面に多結晶シリコン膜を形成後ヒ素等
のｎ型不純物原子を選択的にイオン注入してｐ型紙濃度
半導体層１２−１にｐ壁高濃度半導体層１３７１と離し
てｎ型エミッタ領域１５を形成する。
次にアルミニウム等の配線層を被着後アルミニウム、多
結晶シリコン膜を同時にエツチングしてコレクタ、エミ
ッタ、ベース、ソース、トレイン、ゲートの各電極を形
成し第２図に示す第２の実施例の断面図の状態となる。
結晶シリコン膜を同時にエツチングしてコレクタ、エミ
ッタ、ベース、ソース、トレイン、ゲートの各電極を形
成し第２図に示す第２の実施例の断面図の状態となる。
本実施例によれば第１の実施例と同様にｎ型エピタキシ
ャル層４をコレクタ領域、ウェルと兼用し、ｐ型紙濃度
半導体層をベース領域及びソース（又はドレイン）領域
と兼用している為大幅に素子領域を縮小する事ができる
。
ャル層４をコレクタ領域、ウェルと兼用し、ｐ型紙濃度
半導体層をベース領域及びソース（又はドレイン）領域
と兼用している為大幅に素子領域を縮小する事ができる
。
又コレクタ引出領域２７とＭＯ８形成領域をフィールド
絶縁膜により分離している為ｐ型紙濃度半導体層形成後
、この層の不純物原子がコレクタ引出領域まで拡散する
事を防止でき、歩留りの高いＢ ｉ ＣＭＯＳ集積回路
を得る事ができる。
絶縁膜により分離している為ｐ型紙濃度半導体層形成後
、この層の不純物原子がコレクタ引出領域まで拡散する
事を防止でき、歩留りの高いＢ ｉ ＣＭＯＳ集積回路
を得る事ができる。
又ゲート電極の側壁とはサイドウオールを形成している
為ｐ型紙濃度半導体層とｐ型窩濃度半導体層間の距離を
安定に形成できるのでホットキャリアの発生等を確実に
抑える事ができ信頼性上優れたＢ ｉＣＭＯ８集積回路
を得る事ができる。
為ｐ型紙濃度半導体層とｐ型窩濃度半導体層間の距離を
安定に形成できるのでホットキャリアの発生等を確実に
抑える事ができ信頼性上優れたＢ ｉＣＭＯ８集積回路
を得る事ができる。
以上説明したように本発明は、ＣＭＯ３の低濃度ソース
く又はドレイン）領域内にＢｉｐＴｒのエミッタ領域を
形成することにより、素子形成領域の大きさがＣＭＯＳ
集積回路とほぼ同等の大きさとなり、集積度が高く且つ
Ｂｉｐ Ｔｒと同等の高周波特性、ＣＭＯＳと同等の
低消費電力を有するＢ ｉＣＭＯＳ集積回路を得る事が
できる。
く又はドレイン）領域内にＢｉｐＴｒのエミッタ領域を
形成することにより、素子形成領域の大きさがＣＭＯＳ
集積回路とほぼ同等の大きさとなり、集積度が高く且つ
Ｂｉｐ Ｔｒと同等の高周波特性、ＣＭＯＳと同等の
低消費電力を有するＢ ｉＣＭＯＳ集積回路を得る事が
できる。
第１図は本発明の第１の実施例を示す半導体チップの断
面図、第２図は本発明の第２の実施例を示す半導体チッ
プの断面図、第３図は従来のＢｉＣＭＯＳ集積回路を示
す半導体チップの断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ型埋込層、３・
・・ｐ型埋込層、４・・・ｎ型エピタキシャル層、５・
・・ｐウェル、６・・・フィールド絶縁膜、７・・・ゲ
ート絶縁膜、８・・・ｎＭＯｓのゲート電極、９・・・
ｐＭＯ３のゲート電極、１０−１．１０−２・・・ｎ型
低濃度半導体層、１１−１．１１−２・・・ｎ型高濃度
半導体層、１２−１．１２−２・・・ｐ型紙濃度半導体
層、１３−１．１３−２・・・ｐ型窩濃度半導体層、１
４・・・多結晶シリコン膜、１５・・・ｎ型エミッタ領
域、１６−１．１６−２・・・ゲートのアルミニウム電
極、１７−１・・・ソース又はドレイン電極、１７−２
・・・ソース又はトレインとベースを兼用した電極、１
８・・・エミッタ電極、１９・・・コレクタ電極、２０
・・・層間絶縁膜、２１・・・サイドウオール、２２・
・・ゲート電極と同時に形成したコレクタ電極、２３・
・・ベース電極、２４・・・ベース層、２５・・・ベー
ス電極形成領域、２６・・・エミッタ領域、２７・・・
コレクタ引出領域。
面図、第２図は本発明の第２の実施例を示す半導体チッ
プの断面図、第３図は従来のＢｉＣＭＯＳ集積回路を示
す半導体チップの断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ型埋込層、３・
・・ｐ型埋込層、４・・・ｎ型エピタキシャル層、５・
・・ｐウェル、６・・・フィールド絶縁膜、７・・・ゲ
ート絶縁膜、８・・・ｎＭＯｓのゲート電極、９・・・
ｐＭＯ３のゲート電極、１０−１．１０−２・・・ｎ型
低濃度半導体層、１１−１．１１−２・・・ｎ型高濃度
半導体層、１２−１．１２−２・・・ｐ型紙濃度半導体
層、１３−１．１３−２・・・ｐ型窩濃度半導体層、１
４・・・多結晶シリコン膜、１５・・・ｎ型エミッタ領
域、１６−１．１６−２・・・ゲートのアルミニウム電
極、１７−１・・・ソース又はドレイン電極、１７−２
・・・ソース又はトレインとベースを兼用した電極、１
８・・・エミッタ電極、１９・・・コレクタ電極、２０
・・・層間絶縁膜、２１・・・サイドウオール、２２・
・・ゲート電極と同時に形成したコレクタ電極、２３・
・・ベース電極、２４・・・ベース層、２５・・・ベー
ス電極形成領域、２６・・・エミッタ領域、２７・・・
コレクタ引出領域。
Claims (1)
- 半導体チップ表面の第１導電型半導体層上にゲート絶縁
膜を介して設けられたゲート電極及び前記ゲート電極直
下部を挟んで選択的に設けられた第２導電型低濃度半導
体層と前記第２導電型低濃度半導体層に設けられた第２
導電型高濃度半導体層からなるソース（又はドレイン）
領域を有するＭＯＳトランジスタと、前記第２導電型低
濃度半導体層に前記第２導電型高濃度半導体層と離れて
て設けられた第１導電型エミッタ領域を有するバイポー
ラ・トランジスタとを含むことを特徴とするＢｉＣＭＯ
Ｓ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308209A JP2745597B2 (ja) | 1988-12-05 | 1988-12-05 | ＢｉＣＭＯＳ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308209A JP2745597B2 (ja) | 1988-12-05 | 1988-12-05 | ＢｉＣＭＯＳ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02153561A true JPH02153561A (ja) | 1990-06-13 |
| JP2745597B2 JP2745597B2 (ja) | 1998-04-28 |
Family
ID=17978235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308209A Expired - Lifetime JP2745597B2 (ja) | 1988-12-05 | 1988-12-05 | ＢｉＣＭＯＳ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2745597B2 (ja) |
-
1988
- 1988-12-05 JP JP63308209A patent/JP2745597B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2745597B2 (ja) | 1998-04-28 |
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