JPH02148242A - Ｐ−ｒｏｍ内蔵マイクロコンピュータ - Google Patents
Ｐ−ｒｏｍ内蔵マイクロコンピュータInfo
- Publication number
- JPH02148242A JPH02148242A JP63302569A JP30256988A JPH02148242A JP H02148242 A JPH02148242 A JP H02148242A JP 63302569 A JP63302569 A JP 63302569A JP 30256988 A JP30256988 A JP 30256988A JP H02148242 A JPH02148242 A JP H02148242A
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- Japan
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- rom
- microcomputer
- memory cell
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- 230000002401 inhibitory effect Effects 0.000 claims abstract description 3
- 238000012795 verification Methods 0.000 claims description 4
- 230000006870 function Effects 0.000 abstract description 6
- 238000012790 confirmation Methods 0.000 abstract 1
- 238000012423 maintenance Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000013524 data verification Methods 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Microcomputers (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、プログラムＲＯＭを内蔵したシングルチンプ
・マイクロコンピュータに関し、特にプログラムＲＯＭ
がＰ−ＲＯＭで構成されたＰ−ＲＯＭ内蔵マイクロコン
ピュータに関する。
・マイクロコンピュータに関し、特にプログラムＲＯＭ
がＰ−ＲＯＭで構成されたＰ−ＲＯＭ内蔵マイクロコン
ピュータに関する。
従来の技術
通常、Ｐ−ＲＯＭを内蔵したマイクロコンピュータはＰ
−ＲＯＭライタによりプログラムデータの書き込みおよ
びベリファイを実行するために、Ｐ−ＲＯＭに格納する
、あるいは格納したプログラムデータの入出力回路を備
えている。
−ＲＯＭライタによりプログラムデータの書き込みおよ
びベリファイを実行するために、Ｐ−ＲＯＭに格納する
、あるいは格納したプログラムデータの入出力回路を備
えている。
第３図は、上述のような機能を備えた従来のＰ−ＲＯＭ
内蔵マイクロコンピュータに搭載されたＰ−ＲＯＭとそ
の周辺回路の基本的な構成を模式的に示すブロック図で
ある。
内蔵マイクロコンピュータに搭載されたＰ−ＲＯＭとそ
の周辺回路の基本的な構成を模式的に示すブロック図で
ある。
第３図に示すように、Ｐ−ＲＯＭＩはアドレスデコーダ
３を備えると共に、モード切り換えスイッチ６を介して
入出力可能な命令デコーダ１０に接続され、更に、もう
ひとつのモード切す換えスイッチ７を介してプログラム
カウンタ４に接続されている。また、命令デコーダ側の
モード切り換えスイッチ６は、プログラムデータ入出力
ポート８に、プログラムカウンタ側のモード切り換えス
イッチ７は、プログラムアドレス人力ポート９にそれぞ
れ接続されている。
３を備えると共に、モード切り換えスイッチ６を介して
入出力可能な命令デコーダ１０に接続され、更に、もう
ひとつのモード切す換えスイッチ７を介してプログラム
カウンタ４に接続されている。また、命令デコーダ側の
モード切り換えスイッチ６は、プログラムデータ入出力
ポート８に、プログラムカウンタ側のモード切り換えス
イッチ７は、プログラムアドレス人力ポート９にそれぞ
れ接続されている。
このようなマイクロコンピュータに内蔵されたＰ−ＲＯ
Ｍ１では、モード切り換えスイッチ６および７をプログ
ラム書き込みモードまたはべりファイモードに設定する
ことによって、人出力ポート８を介したＰ−ＲＯＭへの
データ入力または出力を行うことができるように構成さ
れている。
Ｍ１では、モード切り換えスイッチ６および７をプログ
ラム書き込みモードまたはべりファイモードに設定する
ことによって、人出力ポート８を介したＰ−ＲＯＭへの
データ入力または出力を行うことができるように構成さ
れている。
発明が解決しようとする課題
上述のように、従来のこの種のマイクロコンピュータで
は、そのモードを切り換えることによって格納されるデ
ータの人出力を容易に行うことができる。しかしながら
、このように取り扱い上の便宜を図ったために、Ｐ−Ｒ
ＯＭライタを使用して動作モードをベリファイモードに
設定することによって、第３者がＰ−ＲＯＭに格納した
プログラム・データを容易に読み出すことができる。従
って、Ｐ−ＲＯＭに格納されたデータに対する機密保護
が不完全であるという問題がある。
は、そのモードを切り換えることによって格納されるデ
ータの人出力を容易に行うことができる。しかしながら
、このように取り扱い上の便宜を図ったために、Ｐ−Ｒ
ＯＭライタを使用して動作モードをベリファイモードに
設定することによって、第３者がＰ−ＲＯＭに格納した
プログラム・データを容易に読み出すことができる。従
って、Ｐ−ＲＯＭに格納されたデータに対する機密保護
が不完全であるという問題がある。
そこで、本発明は、上記従来技術の問題点を解決し、Ｐ
−ＲＯＭに対する書き込み並びにベリファイのための機
能を保持しつつ、Ｐ−ＲＯＭに格納されたプログラムデ
ータの有効な機密保持が可能な新規なＰ’−ＲＯＭ内蔵
マイクロコンピュータを提供することをその目的として
いる。
−ＲＯＭに対する書き込み並びにベリファイのための機
能を保持しつつ、Ｐ−ＲＯＭに格納されたプログラムデ
ータの有効な機密保持が可能な新規なＰ’−ＲＯＭ内蔵
マイクロコンピュータを提供することをその目的として
いる。
課題を解決するための手段
即ち、本発明に従うと、Ｐ−ＲＯＭ回路と、該Ｐ−ＲＯ
Ｍ回路への書き込みおよびベリファイ処理を行うための
データ入出力ポートとを備えたマイクロコンピュータに
おいて、該書き込み・ベリファイデータ人出力の禁止制
御を行なうプロテクトフラグと、前記Ｐ−ＲＯＭの特定
アドレスに割り付けられて該プロテクトフラグの設定制
御を行なう所定のメモリセルとを有することを特徴とす
るＰ−ＲＯＭ内蔵マイクロコンピュータが提供される。
Ｍ回路への書き込みおよびベリファイ処理を行うための
データ入出力ポートとを備えたマイクロコンピュータに
おいて、該書き込み・ベリファイデータ人出力の禁止制
御を行なうプロテクトフラグと、前記Ｐ−ＲＯＭの特定
アドレスに割り付けられて該プロテクトフラグの設定制
御を行なう所定のメモリセルとを有することを特徴とす
るＰ−ＲＯＭ内蔵マイクロコンピュータが提供される。
作用
本発明に係るＰ−ＲＯＭ内蔵マイクロコンピュータは、
実質的なデータの読み出しが可能なベリファイモードの
機能を禁止するプロテクト回路を備えることをその主要
な特徴としている。
実質的なデータの読み出しが可能なベリファイモードの
機能を禁止するプロテクト回路を備えることをその主要
な特徴としている。
即ち、このＰ−ＲＯＭ内蔵マイクロコンピュータは、具
体的に後述するように、Ｐ−ＲＯＭから外部への読み出
しを禁止するプロテクト回路と、Ｐ−ＲＯＭ内の特定の
アドレスに対応したメモリセルに格納されたデータに対
応して、このプロテクト回路をアクティブにするプロテ
クトフラグとを具備している。
体的に後述するように、Ｐ−ＲＯＭから外部への読み出
しを禁止するプロテクト回路と、Ｐ−ＲＯＭ内の特定の
アドレスに対応したメモリセルに格納されたデータに対
応して、このプロテクト回路をアクティブにするプロテ
クトフラグとを具備している。
従って、Ｐ−ＲＯＭの特定のアドレスに所定のデータを
書き込むとプロテクト回路がアクティブになり、外部へ
のデータの読み出しができなくなるように構成されてい
る。
書き込むとプロテクト回路がアクティブになり、外部へ
のデータの読み出しができなくなるように構成されてい
る。
また、プロテクト回路をアクティブにするまでは、従来
のＰ−ＲＯＭ内蔵マイクロコンピュータと同様にプログ
ラムの書き込み並びにベリファイが可能であることはい
うまでもない。
のＰ−ＲＯＭ内蔵マイクロコンピュータと同様にプログ
ラムの書き込み並びにベリファイが可能であることはい
うまでもない。
以下に図面を参照して本発明をより具体的に詳述するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。
実施例
第１図は、本発明に係るＰ−ＲＯＭ内蔵マイクロコンピ
ュータのＰ−ＲＯＭおよびその周辺回路の具体的な構成
例を示すブロック図である。
ュータのＰ−ＲＯＭおよびその周辺回路の具体的な構成
例を示すブロック図である。
第１図に示すように、このＰ−ＲＯＭＩは、アドレスデ
コーダ３を備えると共に、モード切り換えスイッチ６を
介して入出力可能な命令デコーダ１０に接続され、更に
、もうひとつのモード切り換えスイッチ７を介してプロ
グラムカウンタ４に接続されている。また、命令デコー
ダ側のモード切り換えスイッチ６は、後述するプロテク
ト回路５を介してプログラムデータ入出力ポート８に、
プログラムカウンタ側のモード切り換えスイッチ７は、
プログラムアドレス人力ポート９にそれぞれ接続されて
いる。
コーダ３を備えると共に、モード切り換えスイッチ６を
介して入出力可能な命令デコーダ１０に接続され、更に
、もうひとつのモード切り換えスイッチ７を介してプロ
グラムカウンタ４に接続されている。また、命令デコー
ダ側のモード切り換えスイッチ６は、後述するプロテク
ト回路５を介してプログラムデータ入出力ポート８に、
プログラムカウンタ側のモード切り換えスイッチ７は、
プログラムアドレス人力ポート９にそれぞれ接続されて
いる。
更に、この回路は、前述のプロテクト回路５を制御する
プロテクトフラグ１１を備えており、このプロテクトフ
ラグ１１の状態によって、前述のプロテクト回路５をア
クティブあるいはインアクティブとする。尚、プロテク
トフラグ１１は、Ｐ−ＲＯＭの所定のアドレスに対応し
たメモリセル部２に格納されたデータを参照してその状
態を遷移するようになされている。
プロテクトフラグ１１を備えており、このプロテクトフ
ラグ１１の状態によって、前述のプロテクト回路５をア
クティブあるいはインアクティブとする。尚、プロテク
トフラグ１１は、Ｐ−ＲＯＭの所定のアドレスに対応し
たメモリセル部２に格納されたデータを参照してその状
態を遷移するようになされている。
以上のように構成された本発明に係るマイクロコンピュ
ータの内蔵Ｐ−ＲＯＭにプログラムデータを書き込む場
合は、まず切り換えスイッチＡ６および切り換えスイッ
チＢ７を書き込みモードに・設定する。従って、この状
態では、命令デコーダ１０は、Ｐ−ＲＯＭ １から切り
離されて、プロテクト回路５を介してプログラムデータ
入出力ボート８がＰ−ＲＯＭＩに接続される。また、同
時にＰ−ＲＯＭアドレスラインは、プログラムカウンタ
４から切り離され、プログラムアドレス入力ポート９に
接続される。
ータの内蔵Ｐ−ＲＯＭにプログラムデータを書き込む場
合は、まず切り換えスイッチＡ６および切り換えスイッ
チＢ７を書き込みモードに・設定する。従って、この状
態では、命令デコーダ１０は、Ｐ−ＲＯＭ １から切り
離されて、プロテクト回路５を介してプログラムデータ
入出力ボート８がＰ−ＲＯＭＩに接続される。また、同
時にＰ−ＲＯＭアドレスラインは、プログラムカウンタ
４から切り離され、プログラムアドレス入力ポート９に
接続される。
この状態では、従来のマイクロコンピュータ内蔵Ｐ−Ｒ
ＯＭと同様に、Ｐ−ＲＯＭライタを使用してアドレスお
よびデータを供給し、Ｐ−ＲＯＭ１への書き込みを行な
うことができる。
ＯＭと同様に、Ｐ−ＲＯＭライタを使用してアドレスお
よびデータを供給し、Ｐ−ＲＯＭ１への書き込みを行な
うことができる。
ここで、例えば最終アドレスを特定メモリセル部２とし
て割り付けた場合、書き込み動作を最終アドレスのひと
つ前までで一旦停止する。従って、Ｐ−ＲＯＭの最終ア
ドレスのデータは、消去時の状態“１”を保持している
。
て割り付けた場合、書き込み動作を最終アドレスのひと
つ前までで一旦停止する。従って、Ｐ−ＲＯＭの最終ア
ドレスのデータは、消去時の状態“１”を保持している
。
続いて、書き込んだデータの確認を行うためにベリファ
イを実行する。即ち、特定端子を使用して切り換えスイ
ッチＡ６および切り換えスイッチＢ７の設定を変化させ
、マイクロコンピュータをＰ−ＲＯＭ読み出しモードに
設定する。このモードでは、プログラムアドレス入力ポ
ート９を介し外部より人力するプログラムアドレスに対
応して、上述の書き込みモードにより書き込んだＰ−Ｒ
ＯＭ内のプログラムデータをプログラムデータ人力ボー
ト８より読み出してベリファイを実行する。
イを実行する。即ち、特定端子を使用して切り換えスイ
ッチＡ６および切り換えスイッチＢ７の設定を変化させ
、マイクロコンピュータをＰ−ＲＯＭ読み出しモードに
設定する。このモードでは、プログラムアドレス入力ポ
ート９を介し外部より人力するプログラムアドレスに対
応して、上述の書き込みモードにより書き込んだＰ−Ｒ
ＯＭ内のプログラムデータをプログラムデータ人力ボー
ト８より読み出してベリファイを実行する。
尚、この回路を読み出しモードに設定する際に、プロテ
クトフラグ１１は、まず特定メモリセル部２の内容を参
照し、特定メモリセル部２のの状態、即ち、この場合は
１”の状態ではプロテクトを設定しない。従って、Ｐ−
ＲＯＭＩに格納されたデータのベリファイが可能となる
。
クトフラグ１１は、まず特定メモリセル部２の内容を参
照し、特定メモリセル部２のの状態、即ち、この場合は
１”の状態ではプロテクトを設定しない。従って、Ｐ−
ＲＯＭＩに格納されたデータのベリファイが可能となる
。
ベリファイモードによるＰ−ＲＯＭデータの確認が終了
した後、このマイクロコンピュータでは、再び書き込み
モードを設定してプロテクトを設定する。即ち、最終ア
ドレスの特定メモリセル部２に“０″を書き込む。この
動作によって、以後、ベリファイモード設定時にはプロ
テクトフラグ１１がセットされるのでプロテクト回路５
がアクティブとなり、Ｐ−ＲＯＭ上プログラムデータの
読み出しは不可能となる。
した後、このマイクロコンピュータでは、再び書き込み
モードを設定してプロテクトを設定する。即ち、最終ア
ドレスの特定メモリセル部２に“０″を書き込む。この
動作によって、以後、ベリファイモード設定時にはプロ
テクトフラグ１１がセットされるのでプロテクト回路５
がアクティブとなり、Ｐ−ＲＯＭ上プログラムデータの
読み出しは不可能となる。
なお、このプロテクトの設定は、紫外線消去型のＰ−Ｒ
ＯＭを使用した場合には、紫外線照射により格納データ
を全て初期化したときに解除される。
ＯＭを使用した場合には、紫外線照射により格納データ
を全て初期化したときに解除される。
実施例２
第２図は、本発明に係るＰ−ＲＯＭ内蔵マイクロコンピ
ュータの他の実施例の構成を示すブロック図である。
ュータの他の実施例の構成を示すブロック図である。
本実施例のマイクロコンピュータに内蔵されたＰ−ＲＯ
Ｍは、プログラムアドレス入力ポートを持たない形式の
ものであることを除けば、第１図に示した実施例と同じ
構成を有している。
Ｍは、プログラムアドレス入力ポートを持たない形式の
ものであることを除けば、第１図に示した実施例と同じ
構成を有している。
即ち、第２図に示すように、このＰ−ＲＯＭＩは、アド
レスデコーダ３を備えると共に、モード切り換えスイッ
チ６を介して入出力可能な命令デコーダ１０に接続され
、更に、もうひとつのモード切り換えスイッチ７を介し
てプログラムカウンタ４に接続されている。また、命令
デコーダ側のモード切り換えスイッチ６は、後述するプ
ロテクト回路５を介してプログラムデータ入出力ポート
８に接続されている。
レスデコーダ３を備えると共に、モード切り換えスイッ
チ６を介して入出力可能な命令デコーダ１０に接続され
、更に、もうひとつのモード切り換えスイッチ７を介し
てプログラムカウンタ４に接続されている。また、命令
デコーダ側のモード切り換えスイッチ６は、後述するプ
ロテクト回路５を介してプログラムデータ入出力ポート
８に接続されている。
更に、この回路は、前述のプロテクト回路５を制御する
プロテクトフラグ１１を備えており、このプロテクトフ
ラグ１１の状態によって、前述のプロテクト回路５をア
クティブあるいはインアクティブとする。尚、プロテク
トフラグ１１は、Ｐ−ＲＯＭの所定のアドレスに対応し
たメモリセル部２に格納されたデータを参照してその状
態を遷移するようになされている。
プロテクトフラグ１１を備えており、このプロテクトフ
ラグ１１の状態によって、前述のプロテクト回路５をア
クティブあるいはインアクティブとする。尚、プロテク
トフラグ１１は、Ｐ−ＲＯＭの所定のアドレスに対応し
たメモリセル部２に格納されたデータを参照してその状
態を遷移するようになされている。
本実施例の場合、マイクロコンピュータ内蔵のプログラ
ムカウンタ４により直接書き込み及び読み出しのアドレ
ス制御を外部供給クロックに同期して行なう。この時最
終アドレスに特定メモリセル２を割り付けておき、この
セルへの書き込みは、再書き込み処理を行なうことによ
り実施できる。
ムカウンタ４により直接書き込み及び読み出しのアドレ
ス制御を外部供給クロックに同期して行なう。この時最
終アドレスに特定メモリセル２を割り付けておき、この
セルへの書き込みは、再書き込み処理を行なうことによ
り実施できる。
発明の詳細
な説明したように、本発明に係るＰ−ＲＯＭ内蔵マイク
ロコンピュータでは、特定のメモリセルに格納されたデ
ータにより選択的にＰ−ＲＯＭベリファイ機能を禁止す
ることができる。従って、Ｐ−ＲＯＭ内に格納されたプ
ログラムデータの保護が可能となり、第３者に対してソ
フトウェアの機密を保全することができる。
ロコンピュータでは、特定のメモリセルに格納されたデ
ータにより選択的にＰ−ＲＯＭベリファイ機能を禁止す
ることができる。従って、Ｐ−ＲＯＭ内に格納されたプ
ログラムデータの保護が可能となり、第３者に対してソ
フトウェアの機密を保全することができる。
第１図は、本発明に係るＰ−ＲＯＭ内蔵マイクロコンピ
ュータにおけるＰ−ＲＯＭおよびその周辺回路の構成を
示すブロック図であり、第２図は、本発明に係るＰ−Ｒ
ＯＭ内蔵マイクロコンピュータの他の実施例を説明する
ブロック図であり、 第３図は、従来のＰ−ＲＯＭ内蔵マイクロコンピュータ
におけるＰ−ＲＯＭおよびその周辺回路の構成を示すブ
ロック図である。 〔主な参照番号〕 １・・Ｐ−ＲＯＭ。 ２・・特定メモリセル部、 ３・・アドレスデコーダ、 ４・・プログラムカウンタ、 ５・・プロテクト回路、 ６・・モード切換えスイッチＡ１ ７・・モード切換えスイッチＢ１ ８・・プログラムデータ入出力ポート、９・・プログラ
ムアドレス人力ポート、１０・・命令デコーダ、 １１・・プロテクトフラグ 特許出願人 日本電気株式会社 代 理 人 弁理士 種湯 隆
ュータにおけるＰ−ＲＯＭおよびその周辺回路の構成を
示すブロック図であり、第２図は、本発明に係るＰ−Ｒ
ＯＭ内蔵マイクロコンピュータの他の実施例を説明する
ブロック図であり、 第３図は、従来のＰ−ＲＯＭ内蔵マイクロコンピュータ
におけるＰ−ＲＯＭおよびその周辺回路の構成を示すブ
ロック図である。 〔主な参照番号〕 １・・Ｐ−ＲＯＭ。 ２・・特定メモリセル部、 ３・・アドレスデコーダ、 ４・・プログラムカウンタ、 ５・・プロテクト回路、 ６・・モード切換えスイッチＡ１ ７・・モード切換えスイッチＢ１ ８・・プログラムデータ入出力ポート、９・・プログラ
ムアドレス人力ポート、１０・・命令デコーダ、 １１・・プロテクトフラグ 特許出願人 日本電気株式会社 代 理 人 弁理士 種湯 隆
Claims (1)
- 【特許請求の範囲】 Ｐ−ＲＯＭ回路と、該Ｐ−ＲＯＭ回路への書き込みおよ
びベリファイ処理を行うためのデータ入出力ポートとを
備えたマイクロコンピュータにおいて、 該書き込み・ベリファイデータ入出力の禁止制御を行な
うプロテクトフラグと、前記Ｐ−ＲＯＭの特定アドレス
に割り付けられて該プロテクトフラグの設定制御を行な
う所定のメモリセルとを有することを特徴とするＰ−Ｒ
ＯＭ内蔵マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302569A JPH02148242A (ja) | 1988-11-30 | 1988-11-30 | Ｐ−ｒｏｍ内蔵マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302569A JPH02148242A (ja) | 1988-11-30 | 1988-11-30 | Ｐ−ｒｏｍ内蔵マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148242A true JPH02148242A (ja) | 1990-06-07 |
Family
ID=17910560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63302569A Pending JPH02148242A (ja) | 1988-11-30 | 1988-11-30 | Ｐ−ｒｏｍ内蔵マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148242A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5526191A (en) * | 1991-09-30 | 1996-06-11 | Matsushita Electric Industrial Co., Ltd. | Fourier transform lens assembly |
-
1988
- 1988-11-30 JP JP63302569A patent/JPH02148242A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5526191A (en) * | 1991-09-30 | 1996-06-11 | Matsushita Electric Industrial Co., Ltd. | Fourier transform lens assembly |
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