JPH02146088A - Display memory controller - Google Patents
Display memory controllerInfo
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- JPH02146088A JPH02146088A JP63300090A JP30009088A JPH02146088A JP H02146088 A JPH02146088 A JP H02146088A JP 63300090 A JP63300090 A JP 63300090A JP 30009088 A JP30009088 A JP 30009088A JP H02146088 A JPH02146088 A JP H02146088A
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/001—Arbitration of resources in a display system, e.g. control of access to frame buffer by video controller and/or main processor
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は文字放送、ビデオテックス、コンピュータ等の
表示用メモリの制御を行う表示メ七り制御装置に係り、
特に表示基本サイクルの中に中央処理装置（以下、ＣＰ
Ｕという）のアクセス期間を挿入するサイクルスヂール
方式を使った表示メモリ制御装置に関づる。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to a display memory control device for controlling display memory of teletext broadcasting, videotex, computers, etc.
In particular, the central processing unit (hereinafter referred to as CP) is included in the basic display cycle.
The present invention relates to a display memory control device using a cycle cycle method that inserts an access period (referred to as U).
（従来の技術）
従来の号イクルスヂール方式の表示メモリ制御装置は、
第４図に示ηように構成されている。(Prior art) A conventional display memory control device using an cycle system is as follows:
It is constructed as shown in FIG.
第４図において、符号１００はＣＰＵ、１１０はＣＰＵ
タイミング発生回路、１２ｏｔ、ｔｃｐｕのアドレスバ
ス、１３０はＣＰ Ｕのデータバス、２００は表示メモ
リ制御部、２１０は表示アドレス発生回路、２１１．２
２０はスイッチ、２１２は表示タイミング発生回路、２
１３は２ビツトカウンタ、２３０はＲＡＭ、２／１０は
データバッファ、２５０は表示デコーダ、３００はブラ
ウン管等の表示手段である。In FIG. 4, reference numeral 100 is a CPU, and 110 is a CPU.
Timing generation circuit, 12ot, TCPU address bus, 130, CPU data bus, 200, display memory control section, 210, display address generation circuit, 211.2
20 is a switch, 212 is a display timing generation circuit, 2
13 is a 2-bit counter, 230 is a RAM, 2/10 is a data buffer, 250 is a display decoder, and 300 is a display means such as a cathode ray tube.
上記装置の動作を第５図のタイミングチャートを参照し
て説明づる。The operation of the above device will be explained with reference to the timing chart of FIG.
上記装置では、ＲＡＭ２３０から表示データを読み出し
、表示デコーダ２５０にてＲ（赤）、Ｇ（緑）、Ｂ（青
）等の表示信号に変換して、表示手段３００で表示を行
う。In the above device, display data is read from the RAM 230, converted into display signals of R (red), G (green), B (blue), etc. by the display decoder 250, and displayed by the display means 300.
第５図（１）は表示タイミング発生回路２１２からカウ
ンタ２１３に与えられる表示タイミングのクロックＣＫ
を示す。ここでは、−例としてＲＡＭ２３０から読み出
す表示データがａ、ｂ、ｃ。FIG. 5(1) shows the display timing clock CK given to the counter 213 from the display timing generation circuit 212.
shows. Here, as an example, the display data read out from the RAM 230 are a, b, and c.
ｄの４つの表示データから構成されているとし、またこ
の表示データを得るために第５図（２）のＲＡＭアドレ
スに示すようにＲＡＭ２３０に表示ａ〜ｄのアドレスを
与えるとする。この表示データの読み出しからＲ，Ｇ、
Ｂ等の表示信号に変換するまでの１つのサイクルを表示
基本サイクルと呼び、第５図（２）の如く表示ａ−ｄの
期間と、ＣＰＵ１００のアクセス期間（以下、ＣＰＵ期
間と記す）とで構成されていると仮定する。It is assumed that the display data consists of four display data d, and in order to obtain this display data, addresses of display a to d are given to the RAM 230 as shown in the RAM address in FIG. 5(2). From reading this display data, R, G,
One cycle until conversion to a display signal such as B is called a basic display cycle, and as shown in FIG. Assuming it is configured.
表示アドレス発生回路２１０では表示ａ−ｄの４つのア
ドレスを発生しており、カウンタ２１３の２ビツト出力
ＱＯ、Ｑｌが００．０１．１０゜１１（第５図（３）の
０．１，２．３に対応する）になると、それぞれの出力
に対応して表示アドレスａ−ｄがスイッチ２１１にて選
択される。表示タイミング発生回路２１２からのアドレ
ススイッチング信号（以下、アドレスＳＷ信号という。The display address generation circuit 210 generates four addresses for display a to d, and the 2-bit outputs QO and Ql of the counter 213 are 00.01.10°11 (0.1 and 2 in FIG. 5 (3)). .3), display addresses a to d are selected by the switch 211 corresponding to each output. An address switching signal (hereinafter referred to as an address SW signal) from the display timing generation circuit 212.
第５図（４）参照）が“０′°の期間（ａｌｌち、表示
期間）にＪ３いては、スイッチ２２０を切り換えてスイ
ッチ２１１の出力（即ち、表示アドレスａ−ｄ）がＲＡ
Ｍ２３０に与えられる。(see FIG. 5 (4)) is "0'°" (all, display period), switch 220 is switched and the output of switch 211 (i.e., display address a-d) is set to RA.
Given to M230.
表示タイミング発生回路２１２からのアドレスＳＷ信号
（第５図（４）参照）が“１″の期間（即ち、ＣＰｔＪ
期間）には、スイッチ２２０を切り換えてＣＰＵ１００
のアドレスがＲＡＭ２３０に与えられる。このとき、ア
ドレスＳＷ信号はＣＰＵタイミング発生回路１１０にも
与えられ、ＣＰＵ１００から出力されるＲＡＭ２３０の
アクセス要求信号１４０によってＣＰＵタイミング発生
回路１１０はＣＰＵ期間にデータバッファ２４０のゲー
トをオンにするデータアクセス信号ＤΔＣＣを出力して
、ＣＰＵ １００のＲＡＭ２３０へのアクセスを可能に
する。なお、第５図（５）はカウンタ２１３のクリア信
号ＣＬである。The period in which the address SW signal (see FIG. 5 (4)) from the display timing generation circuit 212 is "1" (that is, CPtJ
period), switch 220 is switched to
address is given to RAM 230. At this time, the address SW signal is also given to the CPU timing generation circuit 110, and in response to the access request signal 140 of the RAM 230 output from the CPU 100, the CPU timing generation circuit 110 generates a data access signal that turns on the gate of the data buffer 240 during the CPU period. DΔCC is output to enable the CPU 100 to access the RAM 230. Note that FIG. 5(5) shows the clear signal CL of the counter 213.
ところで、上記の従来の装置では、表示基本サイクル内
のＣＰＵ期間が少ない場合、ＣＰＵ１００からのアクセ
ス要求があってもＣＰＵ期間になるまでＣＰＵのアクセ
ス動作を持つ必要があるため、ＣＰＵのアクセス効率が
低下するという問題があった。By the way, in the above-mentioned conventional device, when the CPU period in the basic display cycle is short, even if there is an access request from the CPU 100, it is necessary to continue the CPU access operation until the CPU period ends, which reduces the CPU access efficiency. There was a problem with the decline.
（発明が解決しようとする課題）
上記の如く、従来は、表示基本サイクル内のＣＰＵ期間
が少ない場合に、ＣＰＵのアクセス効率が低下するとい
う問題点があった。(Problems to be Solved by the Invention) As described above, conventionally, there has been a problem that the access efficiency of the CPU decreases when the CPU period within the basic display cycle is short.
そこで、本発明は上記の問題を除去するためのもので、
表示基本サイクル内のＣＰＵ期間が少ない場合でも、Ｃ
ＰＵのアクセス効率の低下を最少限に抑えることができ
る表示メモリ制御装置を提供することを目的とするもの
である。Therefore, the present invention is intended to eliminate the above problems.
Even if the CPU period within the basic display cycle is short, C
It is an object of the present invention to provide a display memory control device that can minimize a decrease in PU access efficiency.
［発明の構成］
（課題を解決するための手段）
本発明は、ＣＰＵと、表示データを保持するメモリ手段
と、このメｔり手段から読み出しだ表示データを三原色
信号を含む表示信号に変換する表示デコーダと、表示信
号の表示を行う表示手段とを具備し、前記ＣＰＵからの
アクセス要求に対し、表示基本力イクル内の所定期間に
前記メモリ手段をアクセスし、表示を行う表示メモリ制
御装置において、前記ＣＰＵからのアクセス要求に対応
して、前記表示基本リイクル内で前記の所定のアクセス
期間（ＣＰＵ期間）を移動させる手段を設けたことを特
徴とするものである。[Structure of the Invention] (Means for Solving the Problems) The present invention includes a CPU, a memory means for holding display data, and a display data read out from the metering means, which converts the display data into a display signal including three primary color signals. A display memory control device comprising a display decoder and a display means for displaying a display signal, and accessing the memory means for a predetermined period within a display basic cycle in response to an access request from the CPU and displaying the display signal. , further comprising means for moving the predetermined access period (CPU period) within the display basic recycle in response to an access request from the CPU.
（作用〉
本発明によると、ＣＰＬＩからのアクヒス要求に対応し
て表示基本サイクル内でアクセス期間を移動することが
できるため、ＣＰＵのアクセス効率の低下を改善Ｊるこ
とがでさる。(Operation) According to the present invention, since the access period can be moved within the basic display cycle in response to an access request from the CPLI, it is possible to improve the decrease in the access efficiency of the CPU.
（実施例）
以下、図面に示した実施例に基づいて本発明を説明する
。(Example) The present invention will be described below based on the example shown in the drawings.
第１図は本発明の一実施例の表示メモリ制御装置を示す
ブロック図である。この図において第４図と同一の構成
要素には同符号を（＝Ｊ してある。なお、以下の構成
で表示タイミング発生回路２１２゜カウンタ２１３．Ｃ
ＰＬＪタイミング発生回路１１０は第４図のものと異な
った機能を有しており、フリップフロップ２１４が新た
に追加された構成となっている。FIG. 1 is a block diagram showing a display memory control device according to an embodiment of the present invention. In this figure, the same components as in FIG.
The PLJ timing generation circuit 110 has a different function from that shown in FIG. 4, and has a configuration in which a flip-flop 214 is newly added.
第１図において、符号１００はＣＰＵ、２００は表示メ
モリ制御部、３００はＣＲＴ等の表示手段であり、ＣＰ
ＬＪｌｏｏに接続したアドレスバス１２０はスイッチ２
２０の一方の入力端を介してＲＡＭ２３０に接続し、Ｃ
ＰＬＪ １００に接続したデータバス１３０はデータバ
ッファ２４０を介してＲＡＭ２３０及び表示デコーダ２
５０に接続している。表示アドレス発生回路２１０の表
示アドレスａ−ｄに対応したアドレスバスはスイッチ２
１１の各入力端を介してスイッチ２２０のもう一方の入
力端に接続している。一方、表示タイミング発生回路２
１２のクロック端子ＣＫは２ビツトカウンタ２１３のク
ロック端子ＣＫに接続し、また表示タイミング発生回路
２１２のクリア端子ＯＬはカウンタ２１３のクリア端子
ＣＬに接続する一方り形フリップフロップ２１４のプリ
セット端子Ｐ Ｒに接続している。カウンタ２１３の２
ビツト出力ＱＯ、Ｑｌはスイッチ２１１の切換制御に使
用される。フリップフロップ２１４のＤ入力端は基１Ｎ
！電位点に接続し、出力端ＱはＣＰＵタイミング発生回
路１１０のＣＰＵイネーブル端子（ＣＰＬＪＥＮ）に接
続しており、またＣＰＬＪタイミング発生回路１１０に
対してはＣＰＵ１００からアクセス要求信号１４０が供
給されるようになっている。そして、ＣＰＵタイミング
発生回路１１０のアドレスＳ量端子からはアドレスＳ衣
信号が出力され、スイッチ２２０の切換制御に使用され
る一方フリップフロップ２１／Ｉのクロック端子ＣＫ及
びカウンタ２１３のクロックイネーブル端子ＣＫＥに供
給される。また、ＣＰＵタイミング発生回路１１０のデ
ータアクセス端子ＤＡＣＣからはデータアクセス信号が
出力され、データバッファ２４０のゲートをオンＪるの
に使用される。In FIG. 1, reference numeral 100 is a CPU, 200 is a display memory control unit, and 300 is a display means such as a CRT.
Address bus 120 connected to LJloo is switch 2
20 is connected to the RAM 230 through one input end of the C
The data bus 130 connected to the PLJ 100 is connected to the RAM 230 and the display decoder 2 via the data buffer 240.
Connected to 50. The address bus corresponding to the display addresses a to d of the display address generation circuit 210 is connected to switch 2.
11 is connected to the other input terminal of the switch 220. On the other hand, display timing generation circuit 2
The clock terminal CK of No. 12 is connected to the clock terminal CK of the 2-bit counter 213, and the clear terminal OL of the display timing generation circuit 212 is connected to the clear terminal CL of the counter 213, while the preset terminal PR of the flip-flop 214 is connected to the clear terminal CL of the counter 213. Connected. counter 213-2
The bit outputs QO and Ql are used to control switching of the switch 211. The D input terminal of the flip-flop 214 is based on 1N.
! The output terminal Q is connected to the CPU enable terminal (CPLJEN) of the CPU timing generation circuit 110, and the access request signal 140 is supplied from the CPU 100 to the CPLJ timing generation circuit 110. It has become. Then, an address S signal is output from the address S quantity terminal of the CPU timing generation circuit 110 and is used for switching control of the switch 220, while being applied to the clock terminal CK of the flip-flop 21/I and the clock enable terminal CKE of the counter 213. Supplied. Further, a data access signal is output from the data access terminal DACC of the CPU timing generation circuit 110 and is used to turn on the gate of the data buffer 240.
次に、上記装置の動作を第２図のタイミングチャートを
参照して説明づる。Next, the operation of the above device will be explained with reference to the timing chart of FIG.
カウンタ２１３は、第２図（１）に示すように表示タイ
ミング発生回路２１２より発生するクロックＣＫの立上
りでカウントアツプされ、第２図に示す表示基本サイク
ルの最初のタイミングで“１ｎになるクリア信号ＣＬ（
第２図（５）参照）によって０″にクリアされる。また
、カウンタ２１３のクロックイネーブル端子ＣＫＥには
ＣＰＵタイミング発生回路１１０から出力されるアドレ
スＳ衣信号が供給され、アドレスＳ衣信号が“１″のと
きはカウンタ２１３のカウントアツプが停止するため、
第２図（３）の表示基本サイクル２のようにカウンタ２
１３の出力ＱＯ、Ｑｌが０．１．２゜２．３となる。The counter 213 counts up at the rising edge of the clock CK generated by the display timing generation circuit 212 as shown in FIG. 2(1), and receives a clear signal that becomes "1n" at the first timing of the basic display cycle shown in FIG. CL(
(see FIG. 2 (5))), the clock enable terminal CKE of the counter 213 is supplied with the address S signal output from the CPU timing generation circuit 110, and the address S signal is set to "0". 1'', the counter 213 stops counting up, so
Counter 2 as shown in display basic cycle 2 in Figure 2 (3)
The output QO and Ql of 13 are 0.1.2°2.3.
ＣＰＵ１００から出力されるＲＡＭ２３０のアクセス要
求信号１４０があって、ざらにＣＰｕイネーブル信号（
ＣＰＵＥＮ）が１″であるとき、第２図（４）に示づよ
うにＣＰＵタイミング発生回路１１０はアドレスＳ衣信
号を′１゛′にしてスイッチ２２０をＣＰＵ側に切り換
える。このとき、ざらにＣＰＵタイミング発生回路１１
０はデータアクセス信号ＤＡＣＣを出力してバッファ２
４０（７）グーｔ”ヲオ：ｚｋ：Ｉ、ＣＰＵ １００ｆ
７）ＲＡＭ２３０へのアクセスを可能にする。There is an access request signal 140 for the RAM 230 output from the CPU 100, and a CPU enable signal (
When CPUEN) is 1'', the CPU timing generation circuit 110 sets the address S signal to 1'' and switches the switch 220 to the CPU side, as shown in FIG. 2 (4). CPU timing generation circuit 11
0 outputs the data access signal DACC to buffer 2
40(7) Gut”woo:zk:I, CPU 100f
7) Allow access to RAM 230.
一方、Ｄ形フリップフロップ２１４は、ＣＰ Ｕタイミ
ング発生回路１１０からのアドレスＳ衣信号ＩＩ Ｉ
Ｉ＋の立下りをクロックＣＫとしてＪ３す、そのクロッ
クＣＫの加わったときのＤ端子への入力がＱ ＜’Ｍ子
の出力として現れる。従って、表示基本サイクル２にお
けるアドレスＳ衣信号“１”の立下りでは、Ｄ入力がＯ
″であるため、フリップフロップ２１４のＱ出力は“０
′°になる。また、表示タイミング発生回路２１２から
のクリア信号ＣＬがフリップフロップ２１４のプリセッ
ト端子ＰＲに入力されでいるため、クリア信ｑｃＬ＜第
２図（５）に示す“１″）が入力されたときノリツブ７
０ツブ２１４はプリセットされその出力Ｑはｔｉ １
ｕになる。そして、このフリップフロップ２１４の出力
Ｑが、第２図（６）に示づＣＰＵイネーブル信号（ＣＰ
ＬＩＥＮ）としてＣＰＵタイミング発生回路１１０に人
力される。On the other hand, the D-type flip-flop 214 receives the address signal II from the CPU timing generation circuit 110.
The falling edge of I+ is used as the clock CK, and the input to the D terminal when the clock CK is added appears as the output of the Q<'M child. Therefore, at the falling edge of the address S signal "1" in display basic cycle 2, the D input is
”, the Q output of the flip-flop 214 is “0”.
'°. Furthermore, since the clear signal CL from the display timing generation circuit 212 has not been input to the preset terminal PR of the flip-flop 214, when the clear signal qcL<"1" shown in FIG.
0 knob 214 is preset and its output Q is ti 1
Become u. The output Q of this flip-flop 214 is the CPU enable signal (CP
LIEN) is input manually to the CPU timing generation circuit 110.
以上の結果、ＲＡＭ２３０に供給されるアドレスは第２
図（２）に示すようになり、表示基本サイクル内に表示
アドレスａ−ｄの期間とｃｐｕ ｉ 。As a result of the above, the address supplied to the RAM 230 is
As shown in Figure (2), the period of display addresses ad and cpu i within the basic display cycle.
Ｏからのアドレス期間（ＣＰＬＪ期間）があり、しかも
ＣＰＵ １００のア・クセス要求に対応して発生される
アドレスＳＷ信号“１″によってＣＰＵ期間が設定され
ることになる。There is an address period (CPLJ period) from O, and the CPU period is set by the address SW signal "1" generated in response to an access request from the CPU 100.
なお、ＣＰＵタイミング発生回路１１０では、ＣＰｔＪ
ｌｏｏからのアクセス要求信＠１４０がありかつＣＰＵ
イネーブル信号（ＣＰＬＪＥＮ）が１′のとぎのみアド
レスＳＷ信号を１゛′にＪるため、同一表示基本サイク
ル内ではＣＰＵ期間は１回限りとなる。Note that in the CPU timing generation circuit 110, CPtJ
There is an access request message @140 from loo and the CPU
Since the address SW signal is set to 1'' only when the enable signal (CPLJEN) is 1', the CPU period is limited to one time within the same basic display cycle.
第３図（ａ）〜（ｅ）はＣＰＵ期間に応じて表示ａ〜ｄ
の期間が移動覆る様子を示したものである。Figure 3 (a) to (e) are displayed a to d according to the CPU period.
This figure shows how the period of 2000 moves and changes.
上述したようにアドレスＳＷ信号はカウンタ２１３のク
ロックイネーブル端子ＣＫＥに入力されているため、Ｃ
ＰＵ期間があるとカウンタ２１３のカウントアツプが停
止してカウンタ２１３の出力ＱＯ、Ｑｌが第３図（ａ）
〜（ｅ）ノヨウニナルタメ、表示基本サイクル内で表示
ａ−ｄがＣＰＵ期間の位置に対応して移動づることにな
る。、なお、第３図では、表示タイミング発生回路２１
２から出力されるクロックＣＫ及びクリア信ｊ３０ Ｌ
は省略しである。As mentioned above, since the address SW signal is input to the clock enable terminal CKE of the counter 213, the C
When there is a PU period, the count up of the counter 213 stops and the outputs QO and Ql of the counter 213 become as shown in FIG. 3(a).
~(e) Displays a to d move within the basic display cycle in accordance with the position of the CPU period. In FIG. 3, the display timing generation circuit 21
Clock CK and clear signal output from 2 j30L
is omitted.
尚、上記実施例では、表示基本サイクル内にお【プる表
示期間を４つの表示データの期間で構成しているが、本
発明ではこの表示期間の構成及び、表示期間とＣＰＩＪ
朋間の構成は上記の実施例に限定されるものではない。Note that in the above embodiment, the display period included in the basic display cycle is composed of four display data periods, but in the present invention, the structure of this display period, and the display period and CPIJ
The configuration between the two is not limited to the above embodiment.
また、ＣＰＵからのアクセス要求に対応して表示基本サ
イクル内でＣＰＵ期間を移動させる手段についても、第
１図の実施例に限定されるものではない。Furthermore, the means for moving the CPU period within the basic display cycle in response to an access request from the CPU is not limited to the embodiment shown in FIG.
［発明の効果］
以上述べたように本発明によれば、ＣＰＵからのアクセ
ス要求があった場合、それに対応してＣＰＵ期間を移動
できるため、表示草木サイクル内のＣＰＵ期間が少ない
場合でも、ＣＰＵのアクセス動作を待たせることがなく
、ＣＰＵのアクセス効率を低下させることがない。[Effects of the Invention] As described above, according to the present invention, when there is an access request from the CPU, the CPU period can be moved in response to the request, so even if the CPU period in the display plant cycle is short, the CPU The access operation of the CPU is not made to wait, and the access efficiency of the CPU is not reduced.
第１図は本発明の一実施例の表示メモリ制６１１装置を
示すブロック図、第２図及び第３図は第１図の動作を説
明するタイミングチャート、第４図は従来の表示メモリ
制御装置を示すブロック図、第５図は第４図の動作を説
明するタイミングチャートである。
１００・・・ｃｐｕ。
１１０・・・ＣＰｔＪタイミング発生回路、１２０・・
・アドレスバス、１３０・・・データバス、１４０・・
・アクセス要求信号、
２００・・・表示メモリ制御部、
２１０・・・表示アドレス発生回路、
２１１．２２０・・・スイッチ、
２１３・・・２ビツトカウンタ、
２１４・・・Ｄ形フリップ７０ツブ、
２３０・・・ＲＡＭ、２４０・・・バッファ、２５０・
・・表示デコーダ、３００・・・表示手段。
−クツ
表示Ｘ＄
Ｑｏ、Ｑ＋
Ｑｏ、Ｑ＋
（ａ）
（ｂ）
（Ｃ）
（ｄ）
！Ｊ３図FIG. 1 is a block diagram showing a display memory control device 611 according to an embodiment of the present invention, FIGS. 2 and 3 are timing charts explaining the operation of FIG. 1, and FIG. 4 is a conventional display memory control device. FIG. 5 is a timing chart explaining the operation of FIG. 4. 100...cpu. 110...CPtJ timing generation circuit, 120...
・Address bus, 130...Data bus, 140...
- Access request signal, 200...Display memory control unit, 210...Display address generation circuit, 211.220...Switch, 213...2-bit counter, 214...D-type flip 70 tube, 230 ...RAM, 240...Buffer, 250.
... Display decoder, 300... Display means. -Shoes display X$ Qo, Q+ Qo, Q+ (a) (b) (C) (d) ! J3 figure
Claims (1)
このメモリ手段から読み出した表示データを三原色信号
を含む表示信号に変換する表示デコーダと、表示信号の
表示を行う表示手段とを具備し、前記中央処理装置から
のアクセス要求に対し、表示基本サイクル内の所定期間
に前記メモリ手段をアクセスし、表示を行う表示メモリ
制御装置において、 前記中央処理装置からのアクセス要求に対応して、前記
表示基本サイクル内で前記の所定のアクセス期間を移動
させる手段を設けたことを特徴とする表示メモリ制御装
置。[Claims] A central processing unit, a memory means for holding display data,
The display decoder converts the display data read from the memory means into a display signal including three primary color signals, and the display means displays the display signal. A display memory control device that accesses the memory means and displays a display during a predetermined period of time, further comprising means for moving the predetermined access period within the basic display cycle in response to an access request from the central processing unit. A display memory control device characterized in that:
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63300090A JPH02146088A (en) | 1988-11-28 | 1988-11-28 | Display memory controller |
| EP19890312312 EP0371742A3 (en) | 1988-11-28 | 1989-11-28 | Image memory control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63300090A JPH02146088A (en) | 1988-11-28 | 1988-11-28 | Display memory controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02146088A true JPH02146088A (en) | 1990-06-05 |
Family
ID=17880588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63300090A Pending JPH02146088A (en) | 1988-11-28 | 1988-11-28 | Display memory controller |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0371742A3 (en) |
| JP (1) | JPH02146088A (en) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5834836B2 (en) * | 1975-12-29 | 1983-07-29 | 株式会社日立製作所 | data |
| JPS60113395A (en) * | 1983-11-25 | 1985-06-19 | Hitachi Ltd | Memory control circuit |
| JPS6242228A (en) * | 1985-08-19 | 1987-02-24 | Nec Corp | Display information processing system |
| KR900005188B1 (en) * | 1986-07-25 | 1990-07-20 | 후지쓰 가부시끼가이샤 | Crt controler |
-
1988
- 1988-11-28 JP JP63300090A patent/JPH02146088A/en active Pending
-
1989
- 1989-11-28 EP EP19890312312 patent/EP0371742A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0371742A3 (en) | 1991-08-14 |
| EP0371742A2 (en) | 1990-06-06 |
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