JPH0214576A - 高耐圧ｍｏｓ型トランジスタ - Google Patents
高耐圧ｍｏｓ型トランジスタInfo
- Publication number
- JPH0214576A JPH0214576A JP16269688A JP16269688A JPH0214576A JP H0214576 A JPH0214576 A JP H0214576A JP 16269688 A JP16269688 A JP 16269688A JP 16269688 A JP16269688 A JP 16269688A JP H0214576 A JPH0214576 A JP H0214576A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- drain
- groove
- resistance layer
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 10
- 238000005468 ion implantation Methods 0.000 abstract description 6
- 238000000926 separation method Methods 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＭＯＳ型半導体集積回路における高耐圧トラ
ンジスタに関するものである。
ンジスタに関するものである。
（従来の技術）
第２図は、従来の半導体集積回路において使用されてい
る高耐圧トランジスタを示す。この例ではＮ型基板内ま
たはＰ、Ｎ型基板のＮウェル内にＰチャンネル型の高耐
圧トランジスタを示したものである１分離用厚膜６を形
成し、ゲート酸化膜５、ＰＳゲート１を成長させ、−所
定のゲート寸法にエツチングした後、ソース２．ドレイ
ン３をＰ型拡散種の高濃度イオン注入で形成し、さらに
。
る高耐圧トランジスタを示す。この例ではＮ型基板内ま
たはＰ、Ｎ型基板のＮウェル内にＰチャンネル型の高耐
圧トランジスタを示したものである１分離用厚膜６を形
成し、ゲート酸化膜５、ＰＳゲート１を成長させ、−所
定のゲート寸法にエツチングした後、ソース２．ドレイ
ン３をＰ型拡散種の高濃度イオン注入で形成し、さらに
。
ピンチ抵抗層４のＰ型拡散種の低濃度イオン注入と熱拡
散とにより形成する。高耐圧トランジスタの耐圧は、ゲ
ート１の寸法、ピンチ抵抗層４の長さと不純物濃度、ド
レイン３の拡散深さ、半導体基板７またはウェルの不純
物濃度などに依存している。
散とにより形成する。高耐圧トランジスタの耐圧は、ゲ
ート１の寸法、ピンチ抵抗層４の長さと不純物濃度、ド
レイン３の拡散深さ、半導体基板７またはウェルの不純
物濃度などに依存している。
（発明が解決しようとするａ題）
しかし、高耐圧トランジスタの耐圧をたとえば５０ｖ以
上にするためには、ゲート１のゲート長。
上にするためには、ゲート１のゲート長。
ピンチ抵抗層４の長さをそれぞれ４−以上としなければ
ならない。このようにした場合素子長８は、１．２−ル
ール適用時でも１３戸程度となってしまい、集積回路の
全体面積に対する高耐圧トランジスタ部の占有面積は大
となり、チップサイズ縮小化と大きな障害となるという
問題があった。
ならない。このようにした場合素子長８は、１．２−ル
ール適用時でも１３戸程度となってしまい、集積回路の
全体面積に対する高耐圧トランジスタ部の占有面積は大
となり、チップサイズ縮小化と大きな障害となるという
問題があった。
本発明は、以上のような問題を解決するために、高耐圧
トランジスタの耐圧を落とさずに、素子寸法の縮小化を
計り素子の占有面積を縮小した高耐圧ＭＯ８型トランジ
スタを提供することを目的とする。
トランジスタの耐圧を落とさずに、素子寸法の縮小化を
計り素子の占有面積を縮小した高耐圧ＭＯ８型トランジ
スタを提供することを目的とする。
（課題を解決するための手段）
素子寸法を縮小化するため手段として、第２図のゲート
およびピンチ抵抗層を平面的に配置するのではなく、半
導体基板中のソース、ドレイン間に溝を形成し、当該溝
の側壁にゲートおよびピンチ抵抗層を配設して縦型構造
とした。
およびピンチ抵抗層を平面的に配置するのではなく、半
導体基板中のソース、ドレイン間に溝を形成し、当該溝
の側壁にゲートおよびピンチ抵抗層を配設して縦型構造
とした。
（作 用）
ソースとドレインの間の半導体基板中に１つの溝を形成
し、ソース側に近い側壁側にゲートを。
し、ソース側に近い側壁側にゲートを。
ドレイン側に近い側壁側にピンチ抵抗層をそれぞれ所定
の耐圧を得る長さで形成し、平面構造から縦型構造にす
ることによってソース、ドレイン間の平面的な距離を縮
小化できる。
の耐圧を得る長さで形成し、平面構造から縦型構造にす
ることによってソース、ドレイン間の平面的な距離を縮
小化できる。
（実施例）
第１図は、本発明の一実施例で、Ｎ型基板内またはＰ、
Ｎ型基板のＮウェル内にＰチャンネル型の高耐圧トラン
ジスタを示したものである。分離用厚膜６を形成し、所
定の開口長と深さで溝９を半導体基板７中に堀り込み、
ゲート酸化膜５、ＰＳゲート１を成長させ、所定のゲー
ト寸法にエツチングした後、ソース２．ドレイン３をＰ
型拡散種の高濃度イオン注入で形成し、さらにピンチ抵
抗層４のＰ型拡散層を低濃度イオン注入と熱拡散により
形成する。ゲート１はソース２に近い溝５の側壁に沿っ
て形成され、ピンチ抵抗層４は溝９のドレイン３に近い
側壁に沿って形成される。溝９の開口長を２−１深さを
４戸として、溝９の側壁に沿ったゲート１．ピンチ抵抗
層４の長さをそれぞれ４Ｉ！ｒａ程度とすると、ソース
２とドレイン３間の距離である素子長１０はほぼ８声変
度となり、従来例に示した１３−の約６０％に縮小化で
きる。
Ｎ型基板のＮウェル内にＰチャンネル型の高耐圧トラン
ジスタを示したものである。分離用厚膜６を形成し、所
定の開口長と深さで溝９を半導体基板７中に堀り込み、
ゲート酸化膜５、ＰＳゲート１を成長させ、所定のゲー
ト寸法にエツチングした後、ソース２．ドレイン３をＰ
型拡散種の高濃度イオン注入で形成し、さらにピンチ抵
抗層４のＰ型拡散層を低濃度イオン注入と熱拡散により
形成する。ゲート１はソース２に近い溝５の側壁に沿っ
て形成され、ピンチ抵抗層４は溝９のドレイン３に近い
側壁に沿って形成される。溝９の開口長を２−１深さを
４戸として、溝９の側壁に沿ったゲート１．ピンチ抵抗
層４の長さをそれぞれ４Ｉ！ｒａ程度とすると、ソース
２とドレイン３間の距離である素子長１０はほぼ８声変
度となり、従来例に示した１３−の約６０％に縮小化で
きる。
（発明の効果）
本発明によれば、ゲート部とピンチ抵抗層を半導体基板
中の１つの溝の左右の側壁にそれぞれ別に配設すること
により、ソースとドレイン間の素子長を縮小化でき、さ
らにドレイン、ソース間に深い溝があるためドレイン側
の空乏層の伸びを止め耐圧的にも有利となる効果を有す
る。
中の１つの溝の左右の側壁にそれぞれ別に配設すること
により、ソースとドレイン間の素子長を縮小化でき、さ
らにドレイン、ソース間に深い溝があるためドレイン側
の空乏層の伸びを止め耐圧的にも有利となる効果を有す
る。
第１図は、本発明の実施例による高耐圧トランジスタ、
第２図は、従来の高耐圧トランジスタを示す。 １ ・・・ゲート、 ２ ・・・ ソース、 ３ ・・
・ドレイン、 ４ ・・・ ピンチ抵抗層、 ５ ・・
・ゲート酸化膜、 ６ ・・・分離用厚膜、７ ・・半
導体基板、 ９ ・・・溝、１０・・・素子長。 特許出願人 松下電子工業株式会社 第 図
第２図は、従来の高耐圧トランジスタを示す。 １ ・・・ゲート、 ２ ・・・ ソース、 ３ ・・
・ドレイン、 ４ ・・・ ピンチ抵抗層、 ５ ・・
・ゲート酸化膜、 ６ ・・・分離用厚膜、７ ・・半
導体基板、 ９ ・・・溝、１０・・・素子長。 特許出願人 松下電子工業株式会社 第 図
Claims (1)
- ＭＯＳ型半導体集積回路の高耐圧トランジスタにおいて
、ソースとドレイン間に形成されたゲートとゲートとド
レイン間のオフセット部に形成されたピンチ抵抗層とを
ソースとドレイン間に配設されたＳｉ基板中の１つの溝
の側壁に沿って、それぞれ形成し、ゲート部をソース側
に近い側壁に配設し、ピンチ抵抗層をドレイン側に近い
側壁に配設することによって、高耐圧トランジスタのゲ
ート部とオフセット部を縦型構造にしたことを特徴とす
る高耐圧ＭＯＳ型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16269688A JPH0214576A (ja) | 1988-07-01 | 1988-07-01 | 高耐圧ｍｏｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16269688A JPH0214576A (ja) | 1988-07-01 | 1988-07-01 | 高耐圧ｍｏｓ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0214576A true JPH0214576A (ja) | 1990-01-18 |
Family
ID=15759560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16269688A Pending JPH0214576A (ja) | 1988-07-01 | 1988-07-01 | 高耐圧ｍｏｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0214576A (ja) |
-
1988
- 1988-07-01 JP JP16269688A patent/JPH0214576A/ja active Pending
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