JPH02144970A - Ｍｏｓ電界効果トランジスタ - Google Patents
Ｍｏｓ電界効果トランジスタInfo
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- JPH02144970A JPH02144970A JP63299257A JP29925788A JPH02144970A JP H02144970 A JPH02144970 A JP H02144970A JP 63299257 A JP63299257 A JP 63299257A JP 29925788 A JP29925788 A JP 29925788A JP H02144970 A JPH02144970 A JP H02144970A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯＳ電界効果トランジスタの構造に関するも
のである。
のである。
従来のＭＯＳ電界効果トランジスタ、特にパワタイプの
構造において、１チツプ内に多数の単位セルを形成し、
各単位セルを並列接続するものがある。その構成におい
ては、各セル上の所要部分を除いて、ポリシリコンゲー
トをチップ表面に層状に形成し、更に、ポリシリコンの
抵抗による電圧降下を考慮して、ゲートバットからポリ
シリコンゲート上にアルミニウム配線を形成している。
構造において、１チツプ内に多数の単位セルを形成し、
各単位セルを並列接続するものがある。その構成におい
ては、各セル上の所要部分を除いて、ポリシリコンゲー
トをチップ表面に層状に形成し、更に、ポリシリコンの
抵抗による電圧降下を考慮して、ゲートバットからポリ
シリコンゲート上にアルミニウム配線を形成している。
従って、アルミニウム配線を設けた部分の下方には、単
位セルを形成することができず、その分だけＭＯＳ電界
トランジスタとしての有効面積を減少することになり、
又、オン抵抗を低下させることが困難となる。更にポリ
シリコンゲートの抵抗によりゲートを駆動するチャージ
量に影響を及ぼし、スイッチングスピードを速めること
が困難となる。
位セルを形成することができず、その分だけＭＯＳ電界
トランジスタとしての有効面積を減少することになり、
又、オン抵抗を低下させることが困難となる。更にポリ
シリコンゲートの抵抗によりゲートを駆動するチャージ
量に影響を及ぼし、スイッチングスピードを速めること
が困難となる。
本発明は前記せる従来構造のＭＯＳ電界効果トランジス
タの欠点を解消し、有効面積の向上による、オン抵抗の
低減、及び小型化、ゲート抵抗の低下による高速化を簡
単な構造により達成することを目的とする。第１図は本
発明の実施例であって、ＭＯＳ［界効果トランジスタの
単位セルの２ＩＷ分を示すもので、（ａ）は上面構造図
、（ｂ）は断面構造図であり、■はシリコン基板（ｎ３
）、 ２はエピタキシャル層（ｎ）、３は高濃度Ｐ型拡
散領域、４はＰ型拡散領域（チャネル部）、５は高濃度
ｎ＋型拡散領域（ソース部）、６は酸化膜 （ＳｉＯｘ
）、７はポリシリコンゲート、８はア ルミニウムから
なるゲート配線金属、９は層間ＰＳＧ膜、１０はアルミ
ニウムからなるソース電極金属、１１はパッシベーショ
ンＰＳＧｆｆｌである。７のポリシリコンゲートを酸化
１ｌＩ６上にリング状にＣＶＤ法などにより形成する。
タの欠点を解消し、有効面積の向上による、オン抵抗の
低減、及び小型化、ゲート抵抗の低下による高速化を簡
単な構造により達成することを目的とする。第１図は本
発明の実施例であって、ＭＯＳ［界効果トランジスタの
単位セルの２ＩＷ分を示すもので、（ａ）は上面構造図
、（ｂ）は断面構造図であり、■はシリコン基板（ｎ３
）、 ２はエピタキシャル層（ｎ）、３は高濃度Ｐ型拡
散領域、４はＰ型拡散領域（チャネル部）、５は高濃度
ｎ＋型拡散領域（ソース部）、６は酸化膜 （ＳｉＯｘ
）、７はポリシリコンゲート、８はア ルミニウムから
なるゲート配線金属、９は層間ＰＳＧ膜、１０はアルミ
ニウムからなるソース電極金属、１１はパッシベーショ
ンＰＳＧｆｆｌである。７のポリシリコンゲートを酸化
１ｌＩ６上にリング状にＣＶＤ法などにより形成する。
従って、ポリシリコンゲート７は単位セル毎に分離して
形成される。
形成される。
これらの単位セル毎にリング状に分離形成したポリシリ
コンゲート７を連結接続するごとく、蒸着法などにより
ゲート配線アルミニウム層を８のように形成する。更に
、（ｂ）のように層間Ｐ２Ｏ層を介して、ソース電極金
属ｌＯのアルミニウム層を蒸着法などにより、単位セル
のソース部５を連結接続するごとく、全面に被着する０
次いで、パッシベーションＰＳＧ膜１１を施こす。
コンゲート７を連結接続するごとく、蒸着法などにより
ゲート配線アルミニウム層を８のように形成する。更に
、（ｂ）のように層間Ｐ２Ｏ層を介して、ソース電極金
属ｌＯのアルミニウム層を蒸着法などにより、単位セル
のソース部５を連結接続するごとく、全面に被着する０
次いで、パッシベーションＰＳＧ膜１１を施こす。
第１図（ａ）は図示の都合で、１０及び１１の各層の図
示を省略している。このような構造にすることにより、
従来のＭＯＳ電界トランジスタのように、各単位セルの
ポリシリコンゲートを層状に連結形成し、その上にゲー
ト配線アルミニウム層を列状に形成したものに比し、リ
ング状のゲート７をアルミニウムのゲート配線金属８で
直接、最短距離で連結接続するため、ゲート抵抗を低減
することができる。又、ゲート配線金属８はリング状の
ゲート７に沿った窓部をあけて、チップ全面に層状に形
成するため、単位セル以外の部分にゲト配線金属を施す
、従来型よりも小型化する。
示を省略している。このような構造にすることにより、
従来のＭＯＳ電界トランジスタのように、各単位セルの
ポリシリコンゲートを層状に連結形成し、その上にゲー
ト配線アルミニウム層を列状に形成したものに比し、リ
ング状のゲート７をアルミニウムのゲート配線金属８で
直接、最短距離で連結接続するため、ゲート抵抗を低減
することができる。又、ゲート配線金属８はリング状の
ゲート７に沿った窓部をあけて、チップ全面に層状に形
成するため、単位セル以外の部分にゲト配線金属を施す
、従来型よりも小型化する。
ポリシリコンゲート７はシリサイドゲートなと他の材質
のものも必要に応じて選択でき、第１図のように四角形
以外に円形など他の形状を用いてもよい。
のものも必要に応じて選択でき、第１図のように四角形
以外に円形など他の形状を用いてもよい。
又、第１図の実施例と導電型の等測的転換や、その他の
部分における材料の変換、形状の変更、部分的付加等が
あっても、本願の要旨の範囲で本発明の権利に含まれる
ものである。
部分における材料の変換、形状の変更、部分的付加等が
あっても、本願の要旨の範囲で本発明の権利に含まれる
ものである。
以上のごとく本発明の実施により、有効面積の向上によ
るオン抵抗の低減、ゲート配線金属での単位セル間の直
接接続による電圧降下の低減と高速化を可能とするＭＯ
Ｓ電界効果トランジスタを提供することができ、産業上
の利用効果、極めて大なるものである。
るオン抵抗の低減、ゲート配線金属での単位セル間の直
接接続による電圧降下の低減と高速化を可能とするＭＯ
Ｓ電界効果トランジスタを提供することができ、産業上
の利用効果、極めて大なるものである。
第１図は本発明の実施例であり、（ａ）は上面構造図、
（ｂ）は断面構造図であり、１はシリコン基板、２はエ
ピタキシャル層、３は高濃度Ｐ型拡散領域、４はＰ型拡
散領域、５は高濃度ｎ１型拡散領域、６は酸化膜、７は
ポリシリコンゲート、８はゲート配線金属、９は層間Ｐ
ＳＧ膜、１０はソース電極金属、１１はパッシベーショ
ンＰＳＧ膜である。 第１図（ａ）
（ｂ）は断面構造図であり、１はシリコン基板、２はエ
ピタキシャル層、３は高濃度Ｐ型拡散領域、４はＰ型拡
散領域、５は高濃度ｎ１型拡散領域、６は酸化膜、７は
ポリシリコンゲート、８はゲート配線金属、９は層間Ｐ
ＳＧ膜、１０はソース電極金属、１１はパッシベーショ
ンＰＳＧ膜である。 第１図（ａ）
Claims (1)
- 複数個の単位セルを並列接続して構成するＭＯＳ電界効
果トランジスタにおいて、各セル毎に分離して形成した
リング状ゲート及び、それらリング状ゲートを連結接続
するゲート配線金属を設けかつ、各セルのソースを連結
するソース金属電極を前記ゲート配線金属上に絶縁して
配設したことを特徴とするＭＯＳ電界効果トランジスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299257A JPH02144970A (ja) | 1988-11-26 | 1988-11-26 | Ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299257A JPH02144970A (ja) | 1988-11-26 | 1988-11-26 | Ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02144970A true JPH02144970A (ja) | 1990-06-04 |
Family
ID=17870194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299257A Pending JPH02144970A (ja) | 1988-11-26 | 1988-11-26 | Ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02144970A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007290520A (ja) * | 2006-04-25 | 2007-11-08 | Yuhshin Co Ltd | ステアリングロック装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6225457A (ja) * | 1985-07-25 | 1987-02-03 | Tdk Corp | 縦形半導体装置の製造方法 |
-
1988
- 1988-11-26 JP JP63299257A patent/JPH02144970A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6225457A (ja) * | 1985-07-25 | 1987-02-03 | Tdk Corp | 縦形半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007290520A (ja) * | 2006-04-25 | 2007-11-08 | Yuhshin Co Ltd | ステアリングロック装置 |
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