JPH0334467A - 縦形二重拡散ｍｏｓｆｅｔ - Google Patents
縦形二重拡散ｍｏｓｆｅｔInfo
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- JPH0334467A JPH0334467A JP16678589A JP16678589A JPH0334467A JP H0334467 A JPH0334467 A JP H0334467A JP 16678589 A JP16678589 A JP 16678589A JP 16678589 A JP16678589 A JP 16678589A JP H0334467 A JPH0334467 A JP H0334467A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、縦形二重波＠ＭＯ３ＦＥＴ （以下ＶＤＭＯ
８ＦＥＴと略す、）ノ改良ニ関する。
８ＦＥＴと略す、）ノ改良ニ関する。
第５図は一般的なｎチャネル形セル構造ＶＤＭＯ５ＦＥ
Ｔの構、造園を示す１図において、１はｎ＋形基板、２
はｎ形エピタキシャル層、３はｐ形チャネル形成領域、
４はｎＩ形ソース領域、５はゲート絶縁膜、６はゲート
電極、７は層間絶縁膜、８はソース電極、９はドレイン
領域、１０はドレイン電極、１１はｎ形エピタキシャル
層２内にｐ形チャネル形成領域３とｎ＋形ソース領域４
を形成するため、ゲート電極６にあけられた幅Ｌｓの正
方形の窓、Ｌｏは隣合う窓相互間のゲート電極６の幅で
ある。チャネルは、窓１１の周辺に形成されるから、１
個のセルのチャネル＠Ｗ口は、次式により与えられる。
Ｔの構、造園を示す１図において、１はｎ＋形基板、２
はｎ形エピタキシャル層、３はｐ形チャネル形成領域、
４はｎＩ形ソース領域、５はゲート絶縁膜、６はゲート
電極、７は層間絶縁膜、８はソース電極、９はドレイン
領域、１０はドレイン電極、１１はｎ形エピタキシャル
層２内にｐ形チャネル形成領域３とｎ＋形ソース領域４
を形成するため、ゲート電極６にあけられた幅Ｌｓの正
方形の窓、Ｌｏは隣合う窓相互間のゲート電極６の幅で
ある。チャネルは、窓１１の周辺に形成されるから、１
個のセルのチャネル＠Ｗ口は、次式により与えられる。
Ｗ口＝４Ｌｓ 式（
１）第６図はセル構造ＶＤＭＯ８ＦＥＴのゲート電極６
の平面形状を示す。図において記号は前出のものを使用
する。ＶＤＭＯ３ＦＥＴのオン抵抗低減のためには、単
位面積当りのチャネル幅を大きくする必要がある。第６
図に示すように、基本ＭＯＳＦＥＴをセル構造とし、セ
ルを多数個並列接続することにより、単位面積当りのチ
ャネル幅を大きくすることが従来行われている。
１）第６図はセル構造ＶＤＭＯ８ＦＥＴのゲート電極６
の平面形状を示す。図において記号は前出のものを使用
する。ＶＤＭＯ３ＦＥＴのオン抵抗低減のためには、単
位面積当りのチャネル幅を大きくする必要がある。第６
図に示すように、基本ＭＯＳＦＥＴをセル構造とし、セ
ルを多数個並列接続することにより、単位面積当りのチ
ャネル幅を大きくすることが従来行われている。
ＶＤＭＯＳＦＥＴの高性能化のために微細加工をより進
めていくと、窓１１の幅Ｌｓはより小さくなる。しかし
、そのＬＳとゲート電極６の幅ＬＧとの間には次の論文
に示されたように、「ある窓のｌ１１ｉＬｓに対してオ
ン抵抗を最小にするゲート電極のｆｆｉ Ｌ ａの最小
値が存在する」という関係がある。この関係を第７図に
示す。
めていくと、窓１１の幅Ｌｓはより小さくなる。しかし
、そのＬＳとゲート電極６の幅ＬＧとの間には次の論文
に示されたように、「ある窓のｌ１１ｉＬｓに対してオ
ン抵抗を最小にするゲート電極のｆｆｉ Ｌ ａの最小
値が存在する」という関係がある。この関係を第７図に
示す。
論文： Ｂ、 ＪＡＹＡＮＴ ＢＡＬＩＧＡ著、「モ
スバイポーラ電力半導体技術の発達」プロシーディング
ズ オン ザ アイイーイーイー ７６巻４号１９８８
年４月。
スバイポーラ電力半導体技術の発達」プロシーディング
ズ オン ザ アイイーイーイー ７６巻４号１９８８
年４月。
“Ｅｖｏｌｕｔｉｏｎ ｏｆ ＮＯ５−Ｂｉｐｏｌ
ａｒ Ｐｏｗｅｒ Ｓｅｍｊｃｏｎｄｕｃ−ｔｏｒ
Ｔｅｃｈｎｏｌｏｇｙ” ＰＲＯＣＥｒ！、ＤＩＮＧ
Ｓ ＯＦ ＴＩＩＥ ＴＥＥＥ、 ＶＯＬ。
ａｒ Ｐｏｗｅｒ Ｓｅｍｊｃｏｎｄｕｃ−ｔｏｒ
Ｔｅｃｈｎｏｌｏｇｙ” ＰＲＯＣＥｒ！、ＤＩＮＧ
Ｓ ＯＦ ＴＩＩＥ ＴＥＥＥ、 ＶＯＬ。
７６、 ＮＯ，４，ＡＰＲＩＬ １９８８゜第７図はド
レイン・ソース間耐圧１００Ｖでのゲート電極の窓ＩＩ
Ｉ Ｌ ｓをパラメータとした。オン抵抗のゲート電極
幅ＬＧの依存性を示す図である。
レイン・ソース間耐圧１００Ｖでのゲート電極の窓ＩＩ
Ｉ Ｌ ｓをパラメータとした。オン抵抗のゲート電極
幅ＬＧの依存性を示す図である。
このように窓１１の幅ＬＳの微細化を行っていった場合
に、オン抵抗が最小になるときの、ゲート電極６の幅Ｌ
Ｇと窓１１の幅ＬＳとの関係は、次式により与えられる
。
に、オン抵抗が最小になるときの、ゲート電極６の幅Ｌ
Ｇと窓１１の幅ＬＳとの関係は、次式により与えられる
。
Ｌｏ＞Ｌｓ 式（２）窓１１の幅Ｌ
Ｓが小さくなると、従来のセル構造では式（１）から明
らがなように、１個のセルのチャネル幅が小さくなり、
単位面積当りのチャネル幅を大きくとることが困難とな
る。
Ｓが小さくなると、従来のセル構造では式（１）から明
らがなように、１個のセルのチャネル幅が小さくなり、
単位面積当りのチャネル幅を大きくとることが困難とな
る。
上記のように、従来、ＶＤＭＯＳＦＥＴの高性能化のた
め微細加工を進めていくと単位面積当りのチャネル幅を
大きくとることが困難となり、したがって素子のオン抵
抗を低減することが難しく、その解決を要する課題があ
った。
め微細加工を進めていくと単位面積当りのチャネル幅を
大きくとることが困難となり、したがって素子のオン抵
抗を低減することが難しく、その解決を要する課題があ
った。
本発明の目的は、従来のセルｆＪ造ＶＤＭＯ５ＦＥＴよ
り、単位面積当りのチャネル幅を大きくすることにある
。
り、単位面積当りのチャネル幅を大きくすることにある
。
上記の目的を達成するため本発明では、ＶＤＭＯＳＦＥ
Ｔにおいて、ゲート１を極の幅を、ゲート電極の窓の短
い幅よりも大きくし、かつその窓の形状を短冊形にする
こととした。
Ｔにおいて、ゲート１を極の幅を、ゲート電極の窓の短
い幅よりも大きくし、かつその窓の形状を短冊形にする
こととした。
第１図は本発明のＶＤＭＯＳＦＥＴのゲート電極６の平
面形状を示す０図において、記号は前出のものを使用す
る。第６図のセル１個により構成される領域と同じ領域
でのチャネル幅ｗｌは１次式により与えられる。
面形状を示す０図において、記号は前出のものを使用す
る。第６図のセル１個により構成される領域と同じ領域
でのチャネル幅ｗｌは１次式により与えられる。
ＷＩ＝２Ｌｓ＋４ＸＬｏ／２＝２（Ｌｓ＋Ｌｅ）
式（３）本発明でのチャネル幅Ｗｌとセル構造でのチ
ャネルｌ１ｌＷ口の差ΔＷは、式（１）と式（３）から
次式のように与えられる。
式（３）本発明でのチャネル幅Ｗｌとセル構造でのチ
ャネルｌ１ｌＷ口の差ΔＷは、式（１）と式（３）から
次式のように与えられる。
Δｗ＝ｗ１１−ｗロ＝２（Ｌｏ−Ｌｓ） 式
（４）式（４）において、式（２）の関係が成り立つと
、ＷＤＷ口 式（５）
となる、すなわち１本発明のゲート電極形状を用いるこ
とが、セル構造のＶＤＭＯＳＦＥＴの場合より単位面積
当りのチャネル幅を大きくすることを可能にすることと
なる。
（４）式（４）において、式（２）の関係が成り立つと
、ＷＤＷ口 式（５）
となる、すなわち１本発明のゲート電極形状を用いるこ
とが、セル構造のＶＤＭＯＳＦＥＴの場合より単位面積
当りのチャネル幅を大きくすることを可能にすることと
なる。
例えば、ｎチャネルＶＤＭＯ８ＦＥＴに本発明を適用す
る場合には、ｎ＋形基板表面に半導体層としてｎ形エピ
タキシャル・層を形成し、絶縁膜としてシリコン酸化膜
を用い、このシリコン酸化膜を介して、ゲート電極膜と
してｎ形ポリシリコンあるいはシリサイドの膜を形成し
、この膜に窓をあけ、この窓から第１の不純物としてボ
ロンを拡散し、ｎ形エピタキシャル層内にＰ形チャネル
形成領域を形威し、この窓から第２の不純物としてリン
を拡散し、ｐ形チャネル形成領域内にｎ＋形ソース領域
を形成する。
る場合には、ｎ＋形基板表面に半導体層としてｎ形エピ
タキシャル・層を形成し、絶縁膜としてシリコン酸化膜
を用い、このシリコン酸化膜を介して、ゲート電極膜と
してｎ形ポリシリコンあるいはシリサイドの膜を形成し
、この膜に窓をあけ、この窓から第１の不純物としてボ
ロンを拡散し、ｎ形エピタキシャル層内にＰ形チャネル
形成領域を形威し、この窓から第２の不純物としてリン
を拡散し、ｐ形チャネル形成領域内にｎ＋形ソース領域
を形成する。
第１図の本発明のゲート電極構造をチップに適用した実
施例を以下に示す。
施例を以下に示す。
第２図は本発明の実施例のＶＤＭＯＳＦＥＴのチップの
平面パターン図を示す１図において。
平面パターン図を示す１図において。
２１はソース電極８のパッド領域、２２はゲート電極６
のパッド領域で、他の記号は前出のものを使用する。窓
１１をチップの両端まで伸ばすことにより、チャネル幅
はセル構造のものより大きくなる。この大きくなるチャ
ネル幅ΔＷ′は次式のように与えられる。
のパッド領域で、他の記号は前出のものを使用する。窓
１１をチップの両端まで伸ばすことにより、チャネル幅
はセル構造のものより大きくなる。この大きくなるチャ
ネル幅ΔＷ′は次式のように与えられる。
Δｗ’ ＝Σ２（ｎ＋−１） （ＬＧ ＬＳ） 式
（６）ｍは、チップ内の窓１１の総数、 ｎ、は、セル構造とした場合ｉ番目の窓１１領域に、形
成できるセルの数 製作上は、ゲート電極６の平面形状を変えるだけで、セ
ル構造のＶＤＭＯＳＦＥＴより、単位面積当りのチャネ
ル幅が大きいＶＤＭＯ８ＦＥＴ３１ａ作することができ
る。
（６）ｍは、チップ内の窓１１の総数、 ｎ、は、セル構造とした場合ｉ番目の窓１１領域に、形
成できるセルの数 製作上は、ゲート電極６の平面形状を変えるだけで、セ
ル構造のＶＤＭＯＳＦＥＴより、単位面積当りのチャネ
ル幅が大きいＶＤＭＯ８ＦＥＴ３１ａ作することができ
る。
第３図は本発明の他の実施例のＶＤＭＯＳＦＥＴのチッ
プの平面パターン図を示す６図において、２３はゲート
フィンガで、他の記号は前出のものを使用する。ゲート
フィンガとして、例えばアルミニウムを用いてゲートフ
ィンガを設け、このゲートフィンガとゲート電極膜とを
接続することにより、ゲート電極６の配線抵抗を小さく
したもので、第２図と同じ＜、ｍ作土はゲート電極６の
平面形状を変えるだけでセル構造のＶＤＭＯＳＦＥＴよ
り単位面積当りのチャネル幅が大きいＶＤ・ＭＯＳ Ｆ
ＥＴを製作することができる。
プの平面パターン図を示す６図において、２３はゲート
フィンガで、他の記号は前出のものを使用する。ゲート
フィンガとして、例えばアルミニウムを用いてゲートフ
ィンガを設け、このゲートフィンガとゲート電極膜とを
接続することにより、ゲート電極６の配線抵抗を小さく
したもので、第２図と同じ＜、ｍ作土はゲート電極６の
平面形状を変えるだけでセル構造のＶＤＭＯＳＦＥＴよ
り単位面積当りのチャネル幅が大きいＶＤ・ＭＯＳ Ｆ
ＥＴを製作することができる。
第４図は本発明の別の他の実施例のＶＤＭＯＳＦＥＴに
おけるチップの平面パターン図を示すものである６図に
おいて、記号は前出のものを使用する。窓１１の角の部
分をなくし２円形にすることにより電界の分布を均一に
したものである。セル構造のものより大きくなるチャネ
ル幅ΔＷ′は次式のように与えられる。
おけるチップの平面パターン図を示すものである６図に
おいて、記号は前出のものを使用する。窓１１の角の部
分をなくし２円形にすることにより電界の分布を均一に
したものである。セル構造のものより大きくなるチャネ
ル幅ΔＷ′は次式のように与えられる。
Δｗ’ ＝Σ２（ｎＢ−１）（ＬＧ−ＬＳ） （４−π
）Ｌｓ 式（７）記号は式（６）のものを使用する。
）Ｌｓ 式（７）記号は式（６）のものを使用する。
製作上は、ゲートＴｔ！ｔｉ６の平面形状を変えるだけ
で、セル構造のＶＤＭＯＳＦＥＴより、単位面積当りの
チャネル幅が大きいＶＤＭＯ３ＦＥＴ’、製作すること
ができる。
で、セル構造のＶＤＭＯＳＦＥＴより、単位面積当りの
チャネル幅が大きいＶＤＭＯ３ＦＥＴ’、製作すること
ができる。
例えば、窓幅Ｌ３＝５ｔ１ｍの素子は、第７図よりオン
抵抗を最小にするゲート電極幅が Ｌｅ＝１３ＩＩｍとなる。この素子に本発明を適用する
と、１セル当り大きくなるチャネル幅ΔＷは式％式％ Δｗ＝ （１３−５） ｘ２＝１６ 式（８）と
なり、セル構造の１セルのチャネル幅Ｗ口は２０＃Ｉｌ
となることから１本発明は１セル当りチャネル幅を８０
％大きくすることができ、オン抵抗を８０％低減するこ
とができる。
抵抗を最小にするゲート電極幅が Ｌｅ＝１３ＩＩｍとなる。この素子に本発明を適用する
と、１セル当り大きくなるチャネル幅ΔＷは式％式％ Δｗ＝ （１３−５） ｘ２＝１６ 式（８）と
なり、セル構造の１セルのチャネル幅Ｗ口は２０＃Ｉｌ
となることから１本発明は１セル当りチャネル幅を８０
％大きくすることができ、オン抵抗を８０％低減するこ
とができる。
ゲート電極の窓の形状を短帰形にすることにより、単位
面積当りのチャネル幅を大きくすることができ、素子の
オン抵抗が低減できる。
面積当りのチャネル幅を大きくすることができ、素子の
オン抵抗が低減できる。
第１図は本発明のＶ Ｉ） Ｍ ＯＳ Ｆ’ Ｅ Ｔの
ゲート電極の平面形状図、第２図は本発明の実施例のＶ
ＤＭＯＳＦＥＴのチップの平面パターン図、第３図は本
発明の他の実施例のＶＤＭＯＳＦＥＴのチップの平面パ
ターン図、第４図は本発明の別の他の実施例のＶＤＭＯ
ＳＦＥＴのチップの平面パターン図、第５図は一般的な
ｎチャネル形セル構造ＶＤＭＯ３ＦＥＴの構造図、第６
図はセル構造ＶＤＭＯ５ＦＥＴのゲート電極の平面形状
図、第７図はドレイン・ソース間耐圧１００Ｖでのゲー
ト電極の窓’［Ｌｓをパラメータとした、オン抵抗のゲ
ート電極幅ＬＧの依存性を示す図である。 １・・・ｎ＋形基板 ２・・・ｎ形エピタキシャル層 ３・・・ｐ形チャネル形成領域 ４・・・ｎ＋形ソース領域 ５・・・ゲート絶縁膜６
・・・ゲート電ｗｉ４７・・・層間絶縁膜８・・・ソー
ス電極 ９・・・ドレイン領域１０・・・ドレイ
ン電極 １１・・・ｎ形エピタキシャル層２内にｐ形チャネル形
成領域３とｎ１形ソース領域４を形成するため、ゲート
電極６にあけられた窓 ２１・・・ソース電極８のパッド領域 ２２・・・ゲート電極６のパッド領域 ２３・・・ゲートフィンガ ｔｅ・・・ゲート電極６の幅 Ｌｓ・・・窓１１の幅
ゲート電極の平面形状図、第２図は本発明の実施例のＶ
ＤＭＯＳＦＥＴのチップの平面パターン図、第３図は本
発明の他の実施例のＶＤＭＯＳＦＥＴのチップの平面パ
ターン図、第４図は本発明の別の他の実施例のＶＤＭＯ
ＳＦＥＴのチップの平面パターン図、第５図は一般的な
ｎチャネル形セル構造ＶＤＭＯ３ＦＥＴの構造図、第６
図はセル構造ＶＤＭＯ５ＦＥＴのゲート電極の平面形状
図、第７図はドレイン・ソース間耐圧１００Ｖでのゲー
ト電極の窓’［Ｌｓをパラメータとした、オン抵抗のゲ
ート電極幅ＬＧの依存性を示す図である。 １・・・ｎ＋形基板 ２・・・ｎ形エピタキシャル層 ３・・・ｐ形チャネル形成領域 ４・・・ｎ＋形ソース領域 ５・・・ゲート絶縁膜６
・・・ゲート電ｗｉ４７・・・層間絶縁膜８・・・ソー
ス電極 ９・・・ドレイン領域１０・・・ドレイ
ン電極 １１・・・ｎ形エピタキシャル層２内にｐ形チャネル形
成領域３とｎ１形ソース領域４を形成するため、ゲート
電極６にあけられた窓 ２１・・・ソース電極８のパッド領域 ２２・・・ゲート電極６のパッド領域 ２３・・・ゲートフィンガ ｔｅ・・・ゲート電極６の幅 Ｌｓ・・・窓１１の幅
Claims (1)
- 基板上に形成された半導体層の表面に絶縁膜を介してゲ
ート電極膜を形成し、該ゲート電極膜に窓をあけ、該窓
から第１の不純物を拡散し、上記半導体層内にチャネル
形成領域を形成し、かつ該窓から第２の不純物を拡散し
、上記チャネル形成領域内にソース領域を形成してなる
縦形二重拡散ＭＯＳＦＥＴにおいて、上記ゲート電極膜
の隣合う窓相互間の幅を、該窓の短い幅よりも大きくし
、かつ該窓が短冊形であることを特徴とする縦形二重拡
散ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16678589A JPH0334467A (ja) | 1989-06-30 | 1989-06-30 | 縦形二重拡散ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16678589A JPH0334467A (ja) | 1989-06-30 | 1989-06-30 | 縦形二重拡散ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334467A true JPH0334467A (ja) | 1991-02-14 |
Family
ID=15837631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16678589A Pending JPH0334467A (ja) | 1989-06-30 | 1989-06-30 | 縦形二重拡散ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334467A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6053599A (en) * | 1993-07-26 | 2000-04-25 | Canon Kabushiki Kaisha | Liquid jet printing head and printing apparatus having the liquid jet printing head |
| JP2004055812A (ja) * | 2002-07-19 | 2004-02-19 | Renesas Technology Corp | 半導体装置 |
-
1989
- 1989-06-30 JP JP16678589A patent/JPH0334467A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6053599A (en) * | 1993-07-26 | 2000-04-25 | Canon Kabushiki Kaisha | Liquid jet printing head and printing apparatus having the liquid jet printing head |
| JP2004055812A (ja) * | 2002-07-19 | 2004-02-19 | Renesas Technology Corp | 半導体装置 |
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