JPH02144741A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02144741A JPH02144741A JP63299953A JP29995388A JPH02144741A JP H02144741 A JPH02144741 A JP H02144741A JP 63299953 A JP63299953 A JP 63299953A JP 29995388 A JP29995388 A JP 29995388A JP H02144741 A JPH02144741 A JP H02144741A
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000010586 diagram Methods 0.000 description 9
- 230000003321 amplification Effects 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 239000000284 extract Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体記憶装置に関し、特にポインタによるデ
ータアクセスに適した半導体記憶装置に関する。
ータアクセスに適した半導体記憶装置に関する。
［従来の技術］
近年、ソフトウェアの高速動作を図るため、ポインタ型
データ構造が使用されている。
データ構造が使用されている。
これは、Ｃ，ＰＡＳＣＡＬ等のプログラミング言語で可
能であり、ハードウェアの側面から見ると、従来からあ
る間接アドレスにあたる。つまり、データの一部又は全
部のビットを別のデータの番地と見なし、最終的に真の
データを示す方法である。
能であり、ハードウェアの側面から見ると、従来からあ
る間接アドレスにあたる。つまり、データの一部又は全
部のビットを別のデータの番地と見なし、最終的に真の
データを示す方法である。
第４図にデータとして１語３２ビツトで第８〜３１ビツ
トをアドレス部、第７ビツトをポインタフラッグとする
例を示す。
トをアドレス部、第７ビツトをポインタフラッグとする
例を示す。
この例では第７ビツト目から「１」 （オンと言う）の
場合にはそのデータ（語）はポインタを含むことを意味
する。すなわち、第４図のポインタの使用例を表す第５
図に示すように、ポインタを含むｍ番地のデータのアド
レス部に基づいてｎ番地のデータにジャンプし、更に、
ポインタを含むｎ番地のデータのアドレス部に基づいて
ｎ＋２番地のデータにジャンプし、真のデータ（ｎ＋２
）番地を読み出す。
場合にはそのデータ（語）はポインタを含むことを意味
する。すなわち、第４図のポインタの使用例を表す第５
図に示すように、ポインタを含むｍ番地のデータのアド
レス部に基づいてｎ番地のデータにジャンプし、更に、
ポインタを含むｎ番地のデータのアドレス部に基づいて
ｎ＋２番地のデータにジャンプし、真のデータ（ｎ＋２
）番地を読み出す。
第３図に従来の半導体記憶装置のブロック図を示す。こ
こで、行デコーダ１及び列デコーダ２はアドレス人力バ
ス３からの外部アドレス入力によりそれぞれメモリセル
アレイ４の行及び列を選択する。スイッチング回路５は
列デコーダ２により選択された列と人出力バス６との接
続を行う。Ｗ■は制御信号線７を介して入出力増幅回路
８に人力される読み出し；書き込みの制御信号であり、
ＷＥは低電位でメモリチップへのデータ書き込みを意味
する。人出力増幅回路８は書き込み時には人出力線９を
介して入力する入出力端子１０（必ずしも一端子ではな
い。）のデータを増幅して、これを入出力バス６へ出力
する一方、読み出し時には人出力バス６のデータを入出
力端子ＩＯへ増幅して出力する。尚、位相調節のための
クロ・ンクパルス、チップ選択信号（チップセレクト）
及び単なる増幅回路は省略しである。
こで、行デコーダ１及び列デコーダ２はアドレス人力バ
ス３からの外部アドレス入力によりそれぞれメモリセル
アレイ４の行及び列を選択する。スイッチング回路５は
列デコーダ２により選択された列と人出力バス６との接
続を行う。Ｗ■は制御信号線７を介して入出力増幅回路
８に人力される読み出し；書き込みの制御信号であり、
ＷＥは低電位でメモリチップへのデータ書き込みを意味
する。人出力増幅回路８は書き込み時には人出力線９を
介して入力する入出力端子１０（必ずしも一端子ではな
い。）のデータを増幅して、これを入出力バス６へ出力
する一方、読み出し時には人出力バス６のデータを入出
力端子ＩＯへ増幅して出力する。尚、位相調節のための
クロ・ンクパルス、チップ選択信号（チップセレクト）
及び単なる増幅回路は省略しである。
従来の計算機におけるポインタを介したデータの読み出
しは、ポインタを含むデータを中央処理装置（以後ＣＰ
Ｕと略す。）に読み出しポインタであることの判定とア
ドレス部の取り出しを行い、このアドレス部で示す番地
のデータを読み出すという手順で行う。従って、ＣＰＵ
の動作周波数が２５ＭＨ２（サイクル時間４０ｎｓｅｃ
）、半導体記憶装置のサイクル時間が５０ ｎ ｓ ｅ
ｃ程度とすると、ポインタを１回介してデータを読み
出すと１８０ｎｓｅｃ、ポインタを２回介する場合では
２７０ｎｓｅｃ必要となる。このようにポインタを介す
るとその回数にほぼ比例して読み出し時間が増加する。
しは、ポインタを含むデータを中央処理装置（以後ＣＰ
Ｕと略す。）に読み出しポインタであることの判定とア
ドレス部の取り出しを行い、このアドレス部で示す番地
のデータを読み出すという手順で行う。従って、ＣＰＵ
の動作周波数が２５ＭＨ２（サイクル時間４０ｎｓｅｃ
）、半導体記憶装置のサイクル時間が５０ ｎ ｓ ｅ
ｃ程度とすると、ポインタを１回介してデータを読み
出すと１８０ｎｓｅｃ、ポインタを２回介する場合では
２７０ｎｓｅｃ必要となる。このようにポインタを介す
るとその回数にほぼ比例して読み出し時間が増加する。
［発明が解決しようとする問題点］
上述した従来の半導体記憶装置は、ポインタを介してデ
ータの読み出しを行うと、ポインタをその都度ＣＰＵへ
読み込んでポインタであることを判定し、アドレス部の
取り出しを行い、そのアドレス部の示す番地のデータ読
み出しを行うという手順を繰り返して行うための、ポイ
ンタを介する回数が多くなると大幅に読み出し時間が増
加するという欠点がある。
ータの読み出しを行うと、ポインタをその都度ＣＰＵへ
読み込んでポインタであることを判定し、アドレス部の
取り出しを行い、そのアドレス部の示す番地のデータ読
み出しを行うという手順を繰り返して行うための、ポイ
ンタを介する回数が多くなると大幅に読み出し時間が増
加するという欠点がある。
［発明の従来技術に対する相違点］
上述した従来の半導体記憶装置に対し、本発明はポイン
タをＣＰＵに読み込み、アドレス部を取り出す必要がな
いという相違点を有する。
タをＣＰＵに読み込み、アドレス部を取り出す必要がな
いという相違点を有する。
従って、本発明はポインタによるデータアクセスにおい
てアクセス時間の増加を効果的に抑えることを実現した
半導体記憶装置を提供することを目的とする。
てアクセス時間の増加を効果的に抑えることを実現した
半導体記憶装置を提供することを目的とする。
［問題点を解決するための手段］
本願の第１の発明に係る半導体記憶装置はメモリセルア
レイと人出力増幅回路との間の入出力データバスに接続
されて該メモリセルアレイからの読出データを保持する
保持回路と、前記保持回路に保持された前記読出データ
中のポインタビットを判断する判断回路と、前記判断回
路による判断で前記読出データ中にポインタを含む場合
には前記メモリセルアレイの該読出データ中のアドレス
部が示す番地からデータを読み出させる再アドレス回路
、とを備えたことを特徴とする。
レイと人出力増幅回路との間の入出力データバスに接続
されて該メモリセルアレイからの読出データを保持する
保持回路と、前記保持回路に保持された前記読出データ
中のポインタビットを判断する判断回路と、前記判断回
路による判断で前記読出データ中にポインタを含む場合
には前記メモリセルアレイの該読出データ中のアドレス
部が示す番地からデータを読み出させる再アドレス回路
、とを備えたことを特徴とする。
また、本願の第２の発明に係る半導体記憶装置は、メモ
リセルアレイと人出力増幅回路との間の入出力データバ
スに接続されて該メモリセルアレイからの読出データを
保持する保持回路と、前記保持回路に保持された前記読
出データ中のポインタビットを判断する判断回路と、前
記読出データ中のアドレス部が示す番地が前記メモリセ
ルアレイを有するチップのアドレス範囲であるかを比較
する比較回路と、前記判断回路及び前記比較回路による
判断で前記読出データ中にポインタを含み且つ該読出デ
ータ中のアドレス部が示す番地が前記メモリチップのア
ドレス範囲である場合には当該チップが有するメモリセ
ルアレイの前記読出データ中のアドレス部が示す番地か
らデータを読み出させる再アドレス回路、とを備えたこ
とを特徴とする。
リセルアレイと人出力増幅回路との間の入出力データバ
スに接続されて該メモリセルアレイからの読出データを
保持する保持回路と、前記保持回路に保持された前記読
出データ中のポインタビットを判断する判断回路と、前
記読出データ中のアドレス部が示す番地が前記メモリセ
ルアレイを有するチップのアドレス範囲であるかを比較
する比較回路と、前記判断回路及び前記比較回路による
判断で前記読出データ中にポインタを含み且つ該読出デ
ータ中のアドレス部が示す番地が前記メモリチップのア
ドレス範囲である場合には当該チップが有するメモリセ
ルアレイの前記読出データ中のアドレス部が示す番地か
らデータを読み出させる再アドレス回路、とを備えたこ
とを特徴とする。
すなわち、本発明の半導体記憶装置は、ポインタを含む
データをＣＰＵに読み出してポインタであることの判定
、アドレス部の取り出しといった動作を行うことなく、
ポインタフラッグでそのデータがポインタであることを
判定し、ポインタの場合にはポインタの示す番地をアド
レスとしてデータを直接読み出す回路を有している。
データをＣＰＵに読み出してポインタであることの判定
、アドレス部の取り出しといった動作を行うことなく、
ポインタフラッグでそのデータがポインタであることを
判定し、ポインタの場合にはポインタの示す番地をアド
レスとしてデータを直接読み出す回路を有している。
［実施例コ
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す半導体記憶装置のブロ
ック図である。
ック図である。
メモリセルアレイ４に接続したスイッチング回路５と入
出力端子■０に接続した人出力増幅回路８との間を入出
力バス６が接続しており、この入出力バス６に接続した
データ保持回路１１は人出力バス６のデータを保持する
。保持回路１１に接続した２次アドレスバス１２は保持
されたデータ中のアドレス部に対応する信号バス線であ
り、保持回路１１に接続したポインタフラッグ線１３は
保持されたデータ中のポインタフラッグに対応する信号
線である。ポインタフラッグ線１３及びＷ■制御線７が
接続されてこれらからの入力を受けるＮＡＮＤ回路１４
はデータ中のポインタビット及びＷπ信号を判断して、
ポインタビットが「１」且つＷπ信号が「１」 （読み
出し）の場合にのみ出力端に接続した選択信号線１５へ
「０」信号を出力する。選択信号線１５に接続したマル
チプレクサ１６はチップのアドレスとして外部からのア
ドレス人力バス３か、２次アドレスバス１２を選択する
回路であり、選択信号線１５が低電位（つまり「０」）
で２次アドレスバス１２を選択するものとする（以後、
正論理で説明する）。
出力端子■０に接続した人出力増幅回路８との間を入出
力バス６が接続しており、この入出力バス６に接続した
データ保持回路１１は人出力バス６のデータを保持する
。保持回路１１に接続した２次アドレスバス１２は保持
されたデータ中のアドレス部に対応する信号バス線であ
り、保持回路１１に接続したポインタフラッグ線１３は
保持されたデータ中のポインタフラッグに対応する信号
線である。ポインタフラッグ線１３及びＷ■制御線７が
接続されてこれらからの入力を受けるＮＡＮＤ回路１４
はデータ中のポインタビット及びＷπ信号を判断して、
ポインタビットが「１」且つＷπ信号が「１」 （読み
出し）の場合にのみ出力端に接続した選択信号線１５へ
「０」信号を出力する。選択信号線１５に接続したマル
チプレクサ１６はチップのアドレスとして外部からのア
ドレス人力バス３か、２次アドレスバス１２を選択する
回路であり、選択信号線１５が低電位（つまり「０」）
で２次アドレスバス１２を選択するものとする（以後、
正論理で説明する）。
上記の構成において、Ｗπが読み出しくつまり高電位「
１」）でメモリセルアレイ４からの最初の読み出しデー
タ中のポインタフラッグが「１」であるときには、マル
チプレクサ１６は２次アドレスバス１２を選択し、次の
サイクルでは２次アドレスバス１２からのアドレス（つ
まり最初の読み出しデータ中のアドレス部）がメモリセ
ルアレイ４のアドレスとして選択される。そして、この
動作を、読み出したデータのポインタビットが「０」と
なるまで繰り返し、真のデータを人出力増幅回路８を介
して入出力端子ＩＯから出力する。
１」）でメモリセルアレイ４からの最初の読み出しデー
タ中のポインタフラッグが「１」であるときには、マル
チプレクサ１６は２次アドレスバス１２を選択し、次の
サイクルでは２次アドレスバス１２からのアドレス（つ
まり最初の読み出しデータ中のアドレス部）がメモリセ
ルアレイ４のアドレスとして選択される。そして、この
動作を、読み出したデータのポインタビットが「０」と
なるまで繰り返し、真のデータを人出力増幅回路８を介
して入出力端子ＩＯから出力する。
すなわち、ポインタフラッグが「０」になるまてメモリ
データをいちいち半導体装置の外部へ読み出すことなく
、最終のデータのみを外部に読み出すことが可能である
。この場合、外部データ読み出しを行うまで入出力増加
回路８を動作する必要がないため、サイクル時間は従来
の１７２程度とすることが可能である。すなわち、ポイ
ンタを２回介した読み出しは従来の２７０ｎｓｅｃに対
して、１００ｎ ｓ ｅ ｃとなる（内部処理２５ｎｓ
ｅ０２回、最終出力５０ｎｓｅｃ）。
データをいちいち半導体装置の外部へ読み出すことなく
、最終のデータのみを外部に読み出すことが可能である
。この場合、外部データ読み出しを行うまで入出力増加
回路８を動作する必要がないため、サイクル時間は従来
の１７２程度とすることが可能である。すなわち、ポイ
ンタを２回介した読み出しは従来の２７０ｎｓｅｃに対
して、１００ｎ ｓ ｅ ｃとなる（内部処理２５ｎｓ
ｅ０２回、最終出力５０ｎｓｅｃ）。
第２図は本発明の他の一実施例の半導体記憶装置のブロ
ック図である。本実施例はメモリを複数の子ンブて構成
する場合の例であり、第１図に示した実施例と下記のよ
うな相違がある。
ック図である。本実施例はメモリを複数の子ンブて構成
する場合の例であり、第１図に示した実施例と下記のよ
うな相違がある。
第２図中の最小アドレスレジスタ１７、最大アドレスレ
ジスタ１８はメモリセルアレイ４を形成したチップの最
小アドレス、最大アドレスをそれぞれ１呆持するレジス
タである。
ジスタ１８はメモリセルアレイ４を形成したチップの最
小アドレス、最大アドレスをそれぞれ１呆持するレジス
タである。
最小アドレスレジスタ１７、最大アドレスレジスタ１８
及び２次アドレスバス１２から入力を受ける比較回路１
９は２次アドレスがこのチップ内のアドレス範囲なら「
１」を出力するものであり、その出力をＮＡＮＤ回路１
４及びフラッグ端子へ出力する。２次アドレスバス１２
中に介装された減算回路２０は２次アドレスからチップ
内の最小アドレスを減算し、減算後の２次アドレス（チ
ップ内番地）をマルチプレクサ１６に出力する。実際は
最小、最大アドレスが２の累乗で且つチップ内番地がア
ドレス内の下位を占めるので、例として、アドレス部２
４ビット、チップが２５６に語ならアドレス部の下位１
８ビツトを取り出すだけでよい。
及び２次アドレスバス１２から入力を受ける比較回路１
９は２次アドレスがこのチップ内のアドレス範囲なら「
１」を出力するものであり、その出力をＮＡＮＤ回路１
４及びフラッグ端子へ出力する。２次アドレスバス１２
中に介装された減算回路２０は２次アドレスからチップ
内の最小アドレスを減算し、減算後の２次アドレス（チ
ップ内番地）をマルチプレクサ１６に出力する。実際は
最小、最大アドレスが２の累乗で且つチップ内番地がア
ドレス内の下位を占めるので、例として、アドレス部２
４ビット、チップが２５６に語ならアドレス部の下位１
８ビツトを取り出すだけでよい。
本実施例においても、ポインタが「０」になるまでデー
タを外部へ読み出すことなく、最終のデータのみを人出
力増幅回路８を通して外部へ読み出す。そして、ポイン
タを含むデータで示されるアドレスが当該チップのアド
レス範囲外である場合にはフラッグ端子には「１」が出
力されると共に、入出力端子１０にはポインタを含むデ
ータが出力される。従って、これら出力を他のチップで
受けて処理するようにすれば、ポインタがチップ内のア
ドレス範囲内でない時も対応できるため、複数のチップ
で構成することができる効果がある。
タを外部へ読み出すことなく、最終のデータのみを人出
力増幅回路８を通して外部へ読み出す。そして、ポイン
タを含むデータで示されるアドレスが当該チップのアド
レス範囲外である場合にはフラッグ端子には「１」が出
力されると共に、入出力端子１０にはポインタを含むデ
ータが出力される。従って、これら出力を他のチップで
受けて処理するようにすれば、ポインタがチップ内のア
ドレス範囲内でない時も対応できるため、複数のチップ
で構成することができる効果がある。
［発明の効果］
以上説明したように本発明は、データ読み出し時に、デ
ータ中のポインタフラッグビットが「１」である限り、
このデータのアドレス部で示す番地を直接読むようにし
たため、ポインタを介してのデータ読み出しにおいて、
ＣＰＵでポインタを含むデータの読み出し及びポインタ
であることの判定を行う必要がなく、ポインタを介した
データの読み出しが高速化できる効果がある。
ータ中のポインタフラッグビットが「１」である限り、
このデータのアドレス部で示す番地を直接読むようにし
たため、ポインタを介してのデータ読み出しにおいて、
ＣＰＵでポインタを含むデータの読み出し及びポインタ
であることの判定を行う必要がなく、ポインタを介した
データの読み出しが高速化できる効果がある。
第１図は本発明の一実施例を示す半導体記憶装置のブロ
ック図、第２図は本発明の他の一実施例を示す半導体記
憶装置のブロック図、第３図は従来の半導体記憶装置の
ブロック図、第４図はデータ（１語）の説明図、第５図
はポインタの使用例の説明図である。 ４ ・ ６ ・ ８ ・ メモリセルアレイ、 入出力データバス、 人出力増幅回路、 データ保持回路、 ＮＡＮＤ回路（判断回路）、 マルチプレクサ（再アドレス回路）、 比較回路。
ック図、第２図は本発明の他の一実施例を示す半導体記
憶装置のブロック図、第３図は従来の半導体記憶装置の
ブロック図、第４図はデータ（１語）の説明図、第５図
はポインタの使用例の説明図である。 ４ ・ ６ ・ ８ ・ メモリセルアレイ、 入出力データバス、 人出力増幅回路、 データ保持回路、 ＮＡＮＤ回路（判断回路）、 マルチプレクサ（再アドレス回路）、 比較回路。
Claims (2)
- （１）メモリセルアレイと入出力増幅回路との間の入出
力データバスに接続されて該メモリセルアレイからの読
出データを保持する保持回路と、前記保持回路に保持さ
れた前記読出データ中のポインタビットを判断する判断
回路と、前記判断回路による判断で前記読出データ中に
ポインタを含む場合には前記メモリセルアレイの該読出
データ中のアドレス部が示す番地からデータを読み出さ
せる再アドレス回路、とを備えたことを特徴とする半導
体記憶装置。 - （２）メモリセルアレイと入出力増幅回路との間の入出
力データバスに接続されて該メモリセルアレイからの読
出データを保持する保持回路と、前記保持回路に保持さ
れた前記読出データ中のポインタビットを判断する判断
回路と、前記読出データ中のアドレス部が示す番地が前
記メモリセルアレイを有するチップのアドレス範囲であ
るかを比較する比較回路と、前記判断回路及び前記比較
回路による判断で前記読出データ中にポインタを含み且
つ該読出データ中のアドレス部が示す番地が前記メモリ
チップのアドレス範囲である場合には当該チップが有す
るメモリセルアレイの前記読出データ中のアドレス部が
示す番地からデータを読み出させる再アドレス回路、と
を備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299953A JPH02144741A (ja) | 1988-11-28 | 1988-11-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299953A JPH02144741A (ja) | 1988-11-28 | 1988-11-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02144741A true JPH02144741A (ja) | 1990-06-04 |
Family
ID=17878955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299953A Pending JPH02144741A (ja) | 1988-11-28 | 1988-11-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02144741A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5259241A (en) * | 1990-05-22 | 1993-11-09 | Japan Electronic Control Systems Co., Ltd. | Display unit for displaying the output of a vehicle engine |
-
1988
- 1988-11-28 JP JP63299953A patent/JPH02144741A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5259241A (en) * | 1990-05-22 | 1993-11-09 | Japan Electronic Control Systems Co., Ltd. | Display unit for displaying the output of a vehicle engine |
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