JPH02143757A - 広帯域ディジタル交換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、広帯域Ｉ　Ｓ　Ｄ　Ｎ　（Ｉｎｔｅｇｒａｔ
ｅｄＳｅｒｖｉｃｅｓ　Ｄｌｇｉｔａｌ　Ｎｅｔｗｏｒ
ｋ）等に適用される広帯域ディジタル交換装置に関する
ものである。

〔従来の技術〕

この種の広帯域ディジタル交換装置としては、「日経エ
レクトロニクス４１９８８．１．１１（ＮＯ，４３８）
のＰ、１２８〜Ｐ１３７に記載されている交換装置が知
られている。この広帯域ディジタル交換装置においては
、出力する回線との速度調整等のため出力チャネル側に
出力バッファメモリが設けられる。そして、出力チャネ
ルに到来した情報を出力バッファメモリに書込みむか否
かは、当該バッファメモリの状況に基づき判断し、また
対応の入力バッファ側へ再送要求を送出するか否かを判
断していた。

〔発明が解決しようとする課題〕

しかしながら、上記の従来技術によると、出力バッファ
メモリに到来情報を格納するだけの空きがあるかの検出
と、到来情報の有無の検出を行う必要があり、かかる検
出は複雑な過程を経る必要があるため迅速的確に再送要
求を行い得ず、情報の廃棄率が高くなってしまう問題点
があった。

そこで本発明は、出力バッファメモリ側から迅速的確に
再送要求を送出し得るようにして情報の廃棄率を低下さ
せることを第１の目的とし、また、出力バッファメモリ
に真に必要な情報のみを格納してオーバフローにより必
要な情報が失われないようにすることを第２の目的とす
る。

〔課題を解決するための手段〕

本発明に係る広帯域ディジタル交換装置は、複数の入力
チャネル及び出力チャネルと、これら入力チーネルと出
力チャネルとの間を適宜切換接続する複数段のスイッチ
素子とを有し、入力チャネルに到来する宛先データ及び
有用無用を示す識別データが付加された情報を、この情
報に付加されている宛先データに基づき複数段のスイッ
チ素子の切換えを行って対応する出力チャネルへ送出す
る広帯域ディジタル交換装置であって、入力チャネル毎
の前段に設けられる入力バッファメモリと、この入力バ
ッファメモリへの情報の入出力を制御する入力バッファ
制御部と、出力チャネル毎の後段に設けられる出力バッ
ファメモリと、出力チャネルに到来する情報中の識別デ
ータの履歴に基づいて到来する情報に対応する入力バッ
ファ制御部へ対応情報の再送要求信号を送出する出力バ
ッファ制御部とが備えられていることを特徴とする。

また、本発明に係る広帯域ディジタル交換装置では、上
記構成に加えて、出力バッファ制御部は再送要求信号に
基づいて出力チャネルに到来した情報の出力バッファメ
モリへの格納制御を行うことを特徴とする。

〔作用〕

本発明に係る広帯域ディジタル交換装置は、以上の通り
に構成されるので、出力チャネルに情報が到来すると、
この情報とそれ以前に到来した情報との識別データの履
歴に基づき再送要求を行うことになり、識別データによ
り有用な情報（例えば、音声通話を考えると、音声が発
せられているときに符号化された情報を有用な情報とし
、無言のときに符号化された情報を無用な情報とする。

）が所定の割合で到来しているときに、再送要求を行う
ことが可能となる。

また、本発明に係る後者の広帯域ディジタル交換装置は
、以上の通りに構成されるので、再送要求を送出した場
合には現に到来している情報を出力バッファメモリに格
納しないようにする等、出力バッファメモリの有用利用
を図ることができる。

〔実施例〕

以下、添付図面の第１図ないし第４図を参照して本発明
の一実施例に係る広帯域ディジタル交換装置を説明する
。なお、図面の説明において同一の要素には同一の符号
を付し、重複する説明を省略する。

第１図は本発明の一実施例に係る広帯域ディジタル交換
装置の構成図である。同図において、１００は複数の入
力チャネル毎の前段に設けられた入力バッファメモリを
示し、それぞれの入力バッファメモリ１００にはそのデ
ータ入出力管理を行う入力バッファ制御部２００が設け
られている。

また、３００は複数の出力チャネル毎の後段に設けられ
た出力バッファメモリを示し、それぞれの出力バッファ
メモリ３００にはそのデータ入出力管理を行う出力バッ
ファ制御部４００が設けられている。５００は交換網を
示し、入力バッファメモリ１００につながる入力チャネ
ルと出力バッファメモリ３００につながる出力チャネル
との間を適宜切換接続する複数段の２Ｘ２スイツチ素子
５０１が含まれている。

上記の広帯域ディジタル交換装置には、回線を介して第
２図に示されるようにセル化された情報が到来する。情
報の先頭部分にはヘッダと称される識別データ、宛先デ
ータや誤り検出用データ等からなる２バイト程度のデー
タが付加され、次に数十バイト程度の音声や画像等の符
号ブタ−が挿入されてセル化される。このセルは固定長
であって、上記のようなデータフォーマットへの構成は
、端末と伝送路との間に設けられるアダプタから送出さ
れる加入者の宛先等を含んだデータに基づき、広帯域デ
ィジタル交換装置のより上位のレイヤによって実現され
る。ヘッダの識別データは情報が有用である場合「１」
、無用である場合「０」が挿入される。また、宛先デー
タは２進法で表現され、その先頭ビットが第１番目のス
イッチ素子における進行方向を、第２番目のビットが第
２番目のスイッチ素子における進行方向を、・・・とい
うように構成されている。

到来した情報は入力バッファ制御部２００により、入力
バッファメモリ１００へ格納される。格納された情報は
セル送出タイミング毎に入力バヅファ制御部２００によ
り読出され、スイッチ素子５０１を介して宛先データに
対応する出力チャネルへ到る。ここで、出力バッフ７制
御部４００がこれを取込み出力バッファメモリ３００へ
格納した後、回線の速度に合せて送出する。出力バッフ
ァメモリ３００においては、ＦＩＦＯ方式でデータ人出
力が行われる。また、回線の伝送速度が約１５５　Ｍ　
ｂ　ｐ　ｓに対して、交換網５００においては約３１０
Ｍｂ　ｐ　ｓの速度で伝送が行われる。更に、出力バッ
ファメモリ３００は２個のセルを格納することが可能な
容量を有する。従って、交換網５００からセルが連続し
て到来する場合、全てを出力バッフメモリ３００へ書込
んで順次出力する訳には行かず、一つおきにセルを書込
み、書込みを行わないタイミングでは当該セルの再送要
求信号を対応する入力バッファ制御部２００へ送出する
。この再送要求信号を受取った入力バッファ制御部２０
０は、次のセル送出タイミングで前回送ったセルを再送
する。

ここで、出力バッファ制御部４００が再送要求信号を送
出するか否かは、受取った情報の識別データの履歴（こ
こでは、前回と現に受取った情報についての識別データ
）に基づき判定する。具体的には、前回と現に受取った
情報の識別データが、ともに有用（ｒｌＪ　）を示すと
きのみに再送要求信号を送出する。また、出力バッファ
制御部４００は再送要求信号を送出したときには、到来
した情報を出力バッファメモリ３００へ書込むことはせ
ず、再送要求信号を送出しないときに到来した情報のみ
を出力バッファメモリ３００へ書込む。

以上のような制御を行う広帯域ディジタル交換装置のう
ち、出力バッファ制御部４００と出力バッファメモリ３
００との詳細な構成を第３図に示す。信号線４０１を介
して交換網５００から到来する情報の各ビットは、図示
しないクロック発生回路から出力される約３１０ＭＨｚ
の高速クロックＨＣＫの汐イミングでシフトレジスタ４
０２へ与えられシフトされる。タイミング信号発生回路
４０３は、上記の高速クロックＨＣＫと、図示しないク
ロック発生回路から信号線４０４を介して与えられる識
別データタイミング信号とを受けて、Ｄ型フリップフロ
ップ（以下、Ｄ−ＦＦという。）４０５．４０６へ識別
データ取込みのタイミングクロックを与え、到来する情
報の３２ビツト毎にラッチタイミング信号をラッチ回路
４０７へ与え、コントロールクロックをコントローラ４
０８へ与える。Ｄ−ＦＦ４０５のデータ端子にシフトレ
ジスタ４０２の初段Ｑ。出力が与えられ、上記タイミン
グ信号発生回路４０３から出力されるタイミングクロッ
クにより識別データが取込まれる。ＤＦＦ４０５の出力
はアンドゲート４０９を介してＤ−ＦＦ４０６のデータ
端子へ与えられている。

また、アンドゲート４０９にはインバータ４１０を介し
てＤ−ＦＦ４１１の出力が与えられている。

このＤ−ＦＦ４１１のデータ端子にはＤ−Ｆ　Ｆ２Ｏ３
，４０６のアンドゲート４１２による論理積出力が与え
られているから、Ｄ−ＦＦ４０６には前回に到来した情
報の識別データが保持される。

アンドゲート４１２の出力は再送要求信号として、対応
の入力バッファ制御部２００へ送出される。再送要求信
号はＨレベルのときアクティブである。シフトレジスタ
４０２でパラレルにされたデータはラッチ回路４０７で
３２ビツト分ラッチされ、３ステートバツフア４１３へ
与えられる。

この３２ビツトのうち、先頭段Ｑｏの出力はアンドゲー
ト４１４によりインバータ４１０の出力と論理積が作成
され、３ステートバツフア４１３のＤｏ入力端子とコン
トローラ４０８とに与えられる。一方、コントローラ４
０８はタイミング発生回路４０３から与えられるコント
ロールクロックに基づき、セルの最初の３２ビツトのデ
ータがラッチ回路４０７に揃うタイミングで、Ｄ−ＦＦ
４１１へ再送要求信号（アンドゲート４１２の出力）を
取込むタイミングクロックを与える。このようにするこ
とによって、前のセルのデータに、アンドゲート４１４
を介して変更が生じるのを防止すとともに、再送要求信
号がアクティブである場合に現に到来している情報の識
別データを無用（ｒｌＪ　）を示すものに変えることを
行っている。

そして、コントローラ４０８はアンドゲート４１４の出
力が「０」である場合には情報を出力バッファメモリ３
００へ書込まず、「１」である場合のみに書込みを行う
。つまり、アンドゲート４１４の出力が「１」である場
合にのみ３ステートバツフア４１３へ制御信号を与えて
出力を開かせ、出力バッファメモリ３００へ制御信号を
与えて書込みを行う。また、セルの読出しタイミングを
コントローラ４０８はコントロールクロックに基づき検
出して読出しを行い、シフトレジスタ４１５へ与える。

コントローラ４０８は上記読出し時に、シフトレジスタ
４１５へ制御信号を与えて情報を取込ませる。シフトレ
ジスタ４１５には図示しないクロック発生回路から約１
５５ＭＨｚの低速クロックＬＣＫが与えられており、シ
フトレジスタ４１５内のデータはこの低速クロックＬＣ
Ｋにより読出され、信号線４１６から回線へと送出され
る。

第４図には上記の制御により出力バッファメモリ３００
に対するデータの入出力が行われる様子を示しである。

ここでは、ＤＡＴＡｏ、２．・・・が出力バッファメモ
リ３００　（ｅｖｅｎ側）に書込まれ、次にＤＡＴＡＩ
、３．・・・が出力バッファメモリ３００　（ｏｄｄ側
）へ書込まれる。この間、約５１ｎｓＸ２のタイムスロ
ットで６４ビツトのデータが書込まれ、次の約１０３ｎ
ｓのタイムスロットで３２ビツトのデータの読出しが行
われる。

要するに、約２０６ｎｓの間に出力バッファメモリ３０
０へ６４ビツトのデータを書込み、３２ビツトのデータ
を読出すようにすればよいのであり、この書込み読出し
の間に交換網５００と回線とで、それぞれ約３１０　Ｍ
　ｂ　ｐ　ｓと約１５５Ｍｂｐｓとの速度で伝送がなさ
れる。

本発明は上記の実施例に限定されるものではなく、種々
の変形が可能である。

例えば、出力バッファメモリ３００の容量によっては、
２セルあたりに１セルを廃棄しなくてよいから、識別デ
ータの履歴は例えば前々回まで用いることも可能となる
。また、同様な変更は、伝送速度の差が本実施例のよう
に２：１とは異なる場合にも生じる。

〔発明の効果〕

以上、詳細に説明下通り本発明によれば、識別データの
履歴から再送要求信号の送出を制御するので、判定が簡
単であり迅速的確な再送要求を行い得るとともに、有用
な情報の到来割合が所定となって出力バッファメモリで
オーバーフローの可能性がある場合などに対応可能とな
る。

また、再送要求信号に基づき情報を格納するので、不要
な情報を格納することを防止でき、真に必要な情報を格
納して実質的な情報の廃棄率を下げることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例に係る広帯域ディジタル交
換装置の構成図、第２図は、本発明の一実施例で用いら
れる情報のデータフォーマットを示す図、第３図は、第
１図に示した実施例の要部構成図、第４図は、第３図の
構成によるデータ入出力を示すタイムチャートである。 ｌＯＯ・・・入力バッファメモリ、２００・・・大力バ
ッファ制御部、３００・・・出力バッファメモリ、４０
０・・・出力バッファ制御部、４０２，４１５・・・シ
フトレジスタ、４０３・・・タイミング信号発生回路、
４０５，４０６．４１１・・・Ｄ−ＦＦ、４０７・・・
ラッチ回路、４０８　・・・コントローラ、４１３・・
・３ステートバツフア、５００・・・交換網、５０１・
・・スイッチ素子。 特許出願人　　住友電気工業株式会社 代理人弁理士　　　要否用　　芳　　樹第１図 箇に別テ一タ

Claims (1)

1. 【特許請求の範囲】 １、複数の入力チャネル及び出力チャネルと、これら入
   力チャネルと出力チャネルとの間を適宜切換接続する複
   数段のスイッチ素子とを有し、入力チャネルに到来する
   宛先データ及び有用無用を示す識別データが付加された
   情報を、この情報に付加されている宛先データに基づき
   前記複数段のスイッチ素子の切換えを行って対応する出
   力チャネルへ送出する広帯域ディジタル交換装置であっ
   て、 前記入力チャネル毎の前段に設けられる入力バッファメ
   モリと、 この入力バッファメモリへの情報の入出力を制御する入
   力バッファ制御部と、 前記出力チャネル毎の後段に設けられる出力バッファメ
   モリと、 前記出力チャネルに到来する情報中の識別データの履歴
   に基づいて到来する情報に対応する入力バッファ制御部
   へ対応情報の再送要求信号を送出する出力バッファ制御
   部とが備えられていることを特徴とする広帯域ディジタ
   ル交換装置。 ２、前記出力バッファ制御部は前記再送要求信号に基づ
   いて出力チャネルに到来した情報の出力バッファメモリ
   への格納制御を行うことを特徴とする請求項１記載の広
   帯域ディジタル交換装置。