JP2848350B2 - Ａｔｍ通信システム - Google Patents
Ａｔｍ通信システムInfo
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- JP2848350B2 JP2848350B2 JP23350396A JP23350396A JP2848350B2 JP 2848350 B2 JP2848350 B2 JP 2848350B2 JP 23350396 A JP23350396 A JP 23350396A JP 23350396 A JP23350396 A JP 23350396A JP 2848350 B2 JP2848350 B2 JP 2848350B2
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- atm
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Description
【０００１】
【発明の属する技術分野】本発明はＡＴＭ（Ａｓｙｎｃ
ｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）通信シ
ステムに関し、特に伝送フレームデータを補間するため
の無効セルであるアイドルセルを送信側で挿入し、受信
側で削除するＡＴＭ通信システムに関する。
ｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）通信シ
ステムに関し、特に伝送フレームデータを補間するため
の無効セルであるアイドルセルを送信側で挿入し、受信
側で削除するＡＴＭ通信システムに関する。
【０００２】
【従来の技術】従来この種のＡＴＭ通信システムは、Ａ
ＴＭ―ＦＯＲＵＭ ＵＮＩ３．１及びＡＮＳＩ Ｔ１Ｅ
１ ００２Ｒ２等の規格に記載されている。この規格に
記載されているＡＴＭ通信装置に関する物理（ＰＨＹ）
層−ＡＴＭ層間のデータ受け渡し部分について図示する
と図５の様になる。まず、同図を参照して送信部１０の
動作を説明する。上位層より送出されたパケットデータ
は、ＡＴＭセル構築回路１０３において有効データを備
えたＡＴＭセルに分割される。更に、ＡＴＭ層１０１内
の速度調整回路１０４において、この有効セルの伝送速
度を調整するために、未定義セルであるアンアサインド
セルが挿入される。このデータは、ＰＨＹ層１０２内の
ＡＴＭセルバッファ１０５を介して、伝送フレームデー
タを補間するための無効セルであるアイドルセルを挿入
するアイドルセル挿入回路１０６に入力される。この
後、このデータは、ＰＨＹ層１０２内の図示せぬ残りの
ブロックにおいて連続する伝送フレームデータに組立て
られて、送信される。
ＴＭ―ＦＯＲＵＭ ＵＮＩ３．１及びＡＮＳＩ Ｔ１Ｅ
１ ００２Ｒ２等の規格に記載されている。この規格に
記載されているＡＴＭ通信装置に関する物理（ＰＨＹ）
層−ＡＴＭ層間のデータ受け渡し部分について図示する
と図５の様になる。まず、同図を参照して送信部１０の
動作を説明する。上位層より送出されたパケットデータ
は、ＡＴＭセル構築回路１０３において有効データを備
えたＡＴＭセルに分割される。更に、ＡＴＭ層１０１内
の速度調整回路１０４において、この有効セルの伝送速
度を調整するために、未定義セルであるアンアサインド
セルが挿入される。このデータは、ＰＨＹ層１０２内の
ＡＴＭセルバッファ１０５を介して、伝送フレームデー
タを補間するための無効セルであるアイドルセルを挿入
するアイドルセル挿入回路１０６に入力される。この
後、このデータは、ＰＨＹ層１０２内の図示せぬ残りの
ブロックにおいて連続する伝送フレームデータに組立て
られて、送信される。
【０００３】次に、受信部１１の動作を説明する。送信
部１０より出力された伝送フレームデータは、ＰＨＹ層
１１０内の図示せぬ前段ブロックにおいて、アイドルセ
ル，アンアサインドセル及び有効セルを含むＡＴＭセル
流に変換される。さらにＰＨＹ層１１０内のアイドルセ
ル削除回路１１２において、アイドルセルが削除され、
ＡＴＭセルバッファ１１３を介してＡＴＭ層１１１内の
アンアサインドセル削除回路１１４に入力される。ここ
でアンアサインドセルが削除され、有効セルのみとなっ
たデータは、パケットデータ再生回路１１５においてパ
ケットデータに再生され、上位層に送出される。
部１０より出力された伝送フレームデータは、ＰＨＹ層
１１０内の図示せぬ前段ブロックにおいて、アイドルセ
ル，アンアサインドセル及び有効セルを含むＡＴＭセル
流に変換される。さらにＰＨＹ層１１０内のアイドルセ
ル削除回路１１２において、アイドルセルが削除され、
ＡＴＭセルバッファ１１３を介してＡＴＭ層１１１内の
アンアサインドセル削除回路１１４に入力される。ここ
でアンアサインドセルが削除され、有効セルのみとなっ
たデータは、パケットデータ再生回路１１５においてパ
ケットデータに再生され、上位層に送出される。
【０００４】
【発明が解決しようとする課題】上述した従来のシステ
ムでは、送信部１０において速度調整用に挿入されたア
ンアサインドセルも、有効セルと同様にＡＴＭセルバッ
ファ１１３に格納されてしまう。このため、ＰＨＹ層１
１０内のＡＴＭセルバッファ１１３に入力されるＡＴＭ
セル量よりもＡＴＭ層１１１内で処理可能なＡＴＭセル
量が少なくなった場合に、ＡＴＭセルバッファ１１３に
ＡＴＭセルがバッファリングされ、やがて許容量を越え
てしまう。すると、あふれたＡＴＭセルが有効か否かに
かかわらず廃棄されてしまうという欠点がある。
ムでは、送信部１０において速度調整用に挿入されたア
ンアサインドセルも、有効セルと同様にＡＴＭセルバッ
ファ１１３に格納されてしまう。このため、ＰＨＹ層１
１０内のＡＴＭセルバッファ１１３に入力されるＡＴＭ
セル量よりもＡＴＭ層１１１内で処理可能なＡＴＭセル
量が少なくなった場合に、ＡＴＭセルバッファ１１３に
ＡＴＭセルがバッファリングされ、やがて許容量を越え
てしまう。すると、あふれたＡＴＭセルが有効か否かに
かかわらず廃棄されてしまうという欠点がある。
【０００５】なお特開平４―３７２２４４号公報では、
プライオリティの低い有効セルを廃棄してプライオリテ
ィの高い有効セルの廃棄を防いでいるが、この場合でも
上述して従来技術の欠点を解決することはできない。
プライオリティの低い有効セルを廃棄してプライオリテ
ィの高い有効セルの廃棄を防いでいるが、この場合でも
上述して従来技術の欠点を解決することはできない。
【０００６】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はＡＴＭ受信装
置のセルバッファにおいて、バッファあふれによって有
効セルデータが廃棄されることを軽減できるＡＴＭ通信
システムを提供することである。
るためになされたものであり、その目的はＡＴＭ受信装
置のセルバッファにおいて、バッファあふれによって有
効セルデータが廃棄されることを軽減できるＡＴＭ通信
システムを提供することである。
【０００７】
【課題を解決するための手段】本発明によるＡＴＭ通信
システムは、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒ
ａｎｓｆｅｒ Ｍｏｄｅ）セルにアンアサインドセルを
挿入して伝送速度調整を行う速度調整手段と、前記速度
調整手段による速度調整後のＡＴＭセルに伝送フレーム
データを補間するためのアイドルセルを挿入するアイド
ルセル挿入手段と、を含むＡＴＭ送信装置と、受信した
ＡＴＭセルのうちアイドルセルを削除する削除手段と、
このアイドルセル削除後のＡＴＭセルを一定量まで保持
しかつ該一定量を越えた分を廃棄するバッファ手段と、
を含むＡＴＭ受信装置と、を有するＡＴＭ通信システム
であって、前記ＡＴＭ送信装置は、前記速度調整手段に
より挿入されるアンアサインドセルをアイドルセルに変
換するセル変換手段を含むことを特徴とする。
システムは、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒ
ａｎｓｆｅｒ Ｍｏｄｅ）セルにアンアサインドセルを
挿入して伝送速度調整を行う速度調整手段と、前記速度
調整手段による速度調整後のＡＴＭセルに伝送フレーム
データを補間するためのアイドルセルを挿入するアイド
ルセル挿入手段と、を含むＡＴＭ送信装置と、受信した
ＡＴＭセルのうちアイドルセルを削除する削除手段と、
このアイドルセル削除後のＡＴＭセルを一定量まで保持
しかつ該一定量を越えた分を廃棄するバッファ手段と、
を含むＡＴＭ受信装置と、を有するＡＴＭ通信システム
であって、前記ＡＴＭ送信装置は、前記速度調整手段に
より挿入されるアンアサインドセルをアイドルセルに変
換するセル変換手段を含むことを特徴とする。
【０００８】本発明のＡＴＭ通信システムでは、送信装
置側において速度調整のために挿入されるアンアサイン
ドセルをアイドルセルに変換した後、送信する。このた
め、受信側ではアイドルセルを削除した後でバッファに
保持するので、有効セルのみがバッファに保持されるこ
とになる。よってバッファあふれによる有効セルデータ
の廃棄が起こる機会を減少させることができる。
置側において速度調整のために挿入されるアンアサイン
ドセルをアイドルセルに変換した後、送信する。このた
め、受信側ではアイドルセルを削除した後でバッファに
保持するので、有効セルのみがバッファに保持されるこ
とになる。よってバッファあふれによる有効セルデータ
の廃棄が起こる機会を減少させることができる。
【０００９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１０】図１は本発明によるＡＴＭ通信システムの
実施の形態を示すブロック図であり、図５と同等部分は
同一符号により示されている。図１のＡＴＭ通信システ
ムが図５のシステムと異なる点は、ＡＴＭセルバッファ
１０５とアイドルセル挿入回路１０６との間に、アンア
サインドセルをアイドルセルに変換するアイドルセル化
回路２０１が挿入されている点である。それ以外の部分
は図５の場合と同様の動作を行う。
実施の形態を示すブロック図であり、図５と同等部分は
同一符号により示されている。図１のＡＴＭ通信システ
ムが図５のシステムと異なる点は、ＡＴＭセルバッファ
１０５とアイドルセル挿入回路１０６との間に、アンア
サインドセルをアイドルセルに変換するアイドルセル化
回路２０１が挿入されている点である。それ以外の部分
は図５の場合と同様の動作を行う。
【００１１】かかる構成において、図５の従来例と同様
に、ＰＨＹ層１０２内のＡＴＭセルバッファ１０５で
は、有効セルと速度調整用のアンアサインドセルが格納
され、出力される。このデータは、アンアサインドセル
のアンアサインドセル化回路２０１に入力される。アン
アサインドセル化回路２ではアンアサインドセルがアイ
ドルセルに変換される。そして、アイドルセル挿入回路
１０６により、伝送フレームデータを補間するためにさ
らにアイドルセルが挿入された後に伝送フレームデータ
に組立てられる。
に、ＰＨＹ層１０２内のＡＴＭセルバッファ１０５で
は、有効セルと速度調整用のアンアサインドセルが格納
され、出力される。このデータは、アンアサインドセル
のアンアサインドセル化回路２０１に入力される。アン
アサインドセル化回路２ではアンアサインドセルがアイ
ドルセルに変換される。そして、アイドルセル挿入回路
１０６により、伝送フレームデータを補間するためにさ
らにアイドルセルが挿入された後に伝送フレームデータ
に組立てられる。
【００１２】このようにして得られた伝送フレーム上に
は、アンアサインドセルが存在せず、有効セルとアイド
ルセルとで構成されている。この伝送フレームデータが
受信部１１に入力されると、アイドルセル削除回路１１
２によってアイドルセルが削除される。このため、ＡＴ
Ｍセルバッファ１１３では、有効セルのみが格納され、
出力されることになる。
は、アンアサインドセルが存在せず、有効セルとアイド
ルセルとで構成されている。この伝送フレームデータが
受信部１１に入力されると、アイドルセル削除回路１１
２によってアイドルセルが削除される。このため、ＡＴ
Ｍセルバッファ１１３では、有効セルのみが格納され、
出力されることになる。
【００１３】従って、図５の従来例の場合と比較して、
アンアサインドセルの容量分だけ受信部１１のＰＨＹ層
１１０内ＡＴＭセルバッファ１１３に格納されるＡＴＭ
セル数を削減できる。このため、バッファあふれによっ
て有効セルが廃棄される機会を減らすことができる。
アンアサインドセルの容量分だけ受信部１１のＰＨＹ層
１１０内ＡＴＭセルバッファ１１３に格納されるＡＴＭ
セル数を削減できる。このため、バッファあふれによっ
て有効セルが廃棄される機会を減らすことができる。
【００１４】図２は本発明の他の実施の形態を示すブロ
ック図である。アンアサインドセルのアイドルセル化回
路２０１をアイドルセル挿入回路１０６の後段に配置し
た点が図１の場合と異なる。
ック図である。アンアサインドセルのアイドルセル化回
路２０１をアイドルセル挿入回路１０６の後段に配置し
た点が図１の場合と異なる。
【００１５】かかる構成において、図１の実施の形態の
場合と同様に、送信部１０より出力されるフレームデー
タを有効セルとアイドルセルとで構成することができる
ため、図１の実施の形態と全く同様の効果が得られる。
場合と同様に、送信部１０より出力されるフレームデー
タを有効セルとアイドルセルとで構成することができる
ため、図１の実施の形態と全く同様の効果が得られる。
【００１６】図３は本発明のさらに他の実施の形態を示
すブロック図である。アンアサインドセルのアイドルセ
ル化回路２０１をＡＴＭセルバッファ１０５の前段に配
置した点が図１の場合と異なる。本実施の形態において
も図１，２の実施の形態と全く同様の効果が得られるこ
とは自明である。
すブロック図である。アンアサインドセルのアイドルセ
ル化回路２０１をＡＴＭセルバッファ１０５の前段に配
置した点が図１の場合と異なる。本実施の形態において
も図１，２の実施の形態と全く同様の効果が得られるこ
とは自明である。
【００１７】ここで、図４は図１の実施の形態における
アンアサインドセルのアイドルセル化回路２０１の詳細
な内部構成を示すブロック図である。ＡＴＭセルバッフ
ァ１０５より出力されるセルデータは、アンアサインド
セルヘッダ照合回路２０１１によりアンアサインドセル
であるか否かが検査される。この結果、アンアサインド
セルであることが認識された場合、アイドルセルジェネ
レータ２０１２により出力されるアイドルセルがセレク
タ２０１３により選択されて、アイドルセル挿入回路１
０６に入力される。
アンアサインドセルのアイドルセル化回路２０１の詳細
な内部構成を示すブロック図である。ＡＴＭセルバッフ
ァ１０５より出力されるセルデータは、アンアサインド
セルヘッダ照合回路２０１１によりアンアサインドセル
であるか否かが検査される。この結果、アンアサインド
セルであることが認識された場合、アイドルセルジェネ
レータ２０１２により出力されるアイドルセルがセレク
タ２０１３により選択されて、アイドルセル挿入回路１
０６に入力される。
【００１８】また、アンアサインドセルでないことが認
識された場合、ＡＴＭセルバッファ１０５より出力され
る有効データがセレクタ２０１３により選択されて、ア
イドルセル挿入回路１０６に入力される。
識された場合、ＡＴＭセルバッファ１０５より出力され
る有効データがセレクタ２０１３により選択されて、ア
イドルセル挿入回路１０６に入力される。
【００１９】要するにアイドルセル化回路２０１では、
ＡＴＭセルがアンアサインドセルであるか否かの判定を
行い、この判定結果によりアンアサインドセルであるこ
とが示されたときそのＡＴＭセルの代わりにアイドルセ
ルを送出しているのである。
ＡＴＭセルがアンアサインドセルであるか否かの判定を
行い、この判定結果によりアンアサインドセルであるこ
とが示されたときそのＡＴＭセルの代わりにアイドルセ
ルを送出しているのである。
【００２０】ここで、アンアサインドセルヘッダ照合回
路２０１１においては、ＡＴＭセルのヘッダ部をアンア
サインドセルのヘッダと比較して上記の判定を行う。す
なわち、一般に、アンアサインドセルのヘッダ部は、セ
ル廃棄に対する優先表示に使用されるＣＬＰ（Ｃｅｌｌ
Ｌｏｓｓ Ｐｒｉｏｒｉｔｙ）も含めて全てのビット
が「０」であり、ヘッダ誤り検出に使用されるＨＥＣ
（Ｈｅａｄｅｒ Ｅｒｒｏｒ Ｃｏｎｔｒｏｌ）の値は
５５［Ｈ］である。したがって、ヘッダ部のＨＥＣを除
くビットが全て「０」である場合には、そのセルがアン
アサインドセルであると判定することができる。アンア
サインドセルヘッダ照合回路２０１１は、この判定を行
っているのである。
路２０１１においては、ＡＴＭセルのヘッダ部をアンア
サインドセルのヘッダと比較して上記の判定を行う。す
なわち、一般に、アンアサインドセルのヘッダ部は、セ
ル廃棄に対する優先表示に使用されるＣＬＰ（Ｃｅｌｌ
Ｌｏｓｓ Ｐｒｉｏｒｉｔｙ）も含めて全てのビット
が「０」であり、ヘッダ誤り検出に使用されるＨＥＣ
（Ｈｅａｄｅｒ Ｅｒｒｏｒ Ｃｏｎｔｒｏｌ）の値は
５５［Ｈ］である。したがって、ヘッダ部のＨＥＣを除
くビットが全て「０」である場合には、そのセルがアン
アサインドセルであると判定することができる。アンア
サインドセルヘッダ照合回路２０１１は、この判定を行
っているのである。
【００２１】なお、アイドルセルの場合、そのヘッダ部
は、ＣＬＰの値が「１」で、それ以外の全てのビットが
「０」である。そして、ＨＥＣの値が５２［Ｈ］であ
る。また、アイドルセルのペイロード部分は全てが６Ａ
［Ｈ］である。したがってアンアサインドセルヘッダ照
合回路２０１１は、アンアサインドセルとアイドルセル
とを誤ることなく判定することができる。
は、ＣＬＰの値が「１」で、それ以外の全てのビットが
「０」である。そして、ＨＥＣの値が５２［Ｈ］であ
る。また、アイドルセルのペイロード部分は全てが６Ａ
［Ｈ］である。したがってアンアサインドセルヘッダ照
合回路２０１１は、アンアサインドセルとアイドルセル
とを誤ることなく判定することができる。
【００２２】以上は図１中のアイドルセル化回路２０１
について説明したが、図２及び図３におけるアイドルセ
ル化回路２０１も同様に構成できることは明らかであ
る。
について説明したが、図２及び図３におけるアイドルセ
ル化回路２０１も同様に構成できることは明らかであ
る。
【００２３】以上のように、有効でないアンアサインド
セルが有効セルと同時に受信側のＡＴＭセルバッファに
書込まれることがなくなるので、このＡＴＭセルバッフ
ァのあふれが起こる機会を減少させることができ、よっ
て有効セルの廃棄が起こる機会も減少させることができ
るのである。
セルが有効セルと同時に受信側のＡＴＭセルバッファに
書込まれることがなくなるので、このＡＴＭセルバッフ
ァのあふれが起こる機会を減少させることができ、よっ
て有効セルの廃棄が起こる機会も減少させることができ
るのである。
【００２４】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００２５】（４）前記判定手段は、前記ＡＴＭセルの
ヘッダ部のうち誤り制御部以外の部分が全て「０」のと
きに該ＡＴＭセルがアンアサインドセルであると判定す
ることを特徴とする請求項２記載のＡＴＭ通信システ
ム。
ヘッダ部のうち誤り制御部以外の部分が全て「０」のと
きに該ＡＴＭセルがアンアサインドセルであると判定す
ることを特徴とする請求項２記載のＡＴＭ通信システ
ム。
【００２６】（５）前記セル変換手段は、前記アイドル
セル挿入手段によるアイドルセル挿入処理後にアンアサ
インドセルをアイドルセルに変換することを特徴とする
請求項１〜４のいずれかに記載のＡＴＭ通信システム。
セル挿入手段によるアイドルセル挿入処理後にアンアサ
インドセルをアイドルセルに変換することを特徴とする
請求項１〜４のいずれかに記載のＡＴＭ通信システム。
【００２７】
【発明の効果】以上説明したように本発明は、アンアサ
インドセルをアイドルセルに変換することにより、有効
でないアンアサインドセルが有効セルと同時に受信ＡＴ
Ｍセルバッファに書込まれることがなくなり、バッファ
あふれが起こる機会を減少させ、バッファあふれによっ
て有効セルデータが廃棄されることを軽減できるという
効果がある。
インドセルをアイドルセルに変換することにより、有効
でないアンアサインドセルが有効セルと同時に受信ＡＴ
Ｍセルバッファに書込まれることがなくなり、バッファ
あふれが起こる機会を減少させ、バッファあふれによっ
て有効セルデータが廃棄されることを軽減できるという
効果がある。
【図１】本発明の実施の形態によるＡＴＭ通信システム
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】本発明の他の実施の形態によるＡＴＭ通信シス
テムの構成を示すブロック図である。
テムの構成を示すブロック図である。
【図３】本発明の更に他の実施の形態によるＡＴＭ通信
システムの構成を示すブロック図である。
システムの構成を示すブロック図である。
【図４】図１中のアイドルセル化回路の構成例を示すブ
ロック図である。
ロック図である。
【図５】従来のＡＴＭ通信システムの構成を示すブロッ
ク図である。
ク図である。
１０ 送信部 １１ 受信部 １０３ ＡＴＭセル構築回路 １０４ 速度調整回路 １０５ ＡＴＭセルバッファ １０６ アイドルセル挿入回路 １１２ アイドルセル削除回路 １１３ ＡＴＭセルバッファ １１４ アンアサインドセル削除回路 １１５ パケットデータ再生回路 ２０１ アイドルセル化回路
Claims (3)
- 【請求項１】 ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔ
ｒａｎｓｆｅｒ Ｍｏｄｅ）セルにアンアサインドセル
を挿入して伝送速度調整を行う速度調整手段と、前記速
度調整手段による速度調整後のＡＴＭセルに伝送フレー
ムデータを補間するためのアイドルセルを挿入するアイ
ドルセル挿入手段と、 を含むＡＴＭ送信装置と、 受信したＡＴＭセルのうちアイドルセルを削除する削除
手段と、このアイドルセル削除後のＡＴＭセルを一定量
まで保持しかつ該一定量を越えた分を廃棄するバッファ
手段と、 を含むＡＴＭ受信装置と、を有するＡＴＭ通信システム
であって、 前記ＡＴＭ送信装置は、前記速度調整手段により挿入さ
れるアンアサインドセルをアイドルセルに変換するセル
変換手段を含むことを特徴とするＡＴＭ通信システム。 - 【請求項２】 前記セル変換手段は、前記ＡＴＭセルが
アンアサインドセルであるか否かの判定を行う判定手段
と、この判定結果により前記ＡＴＭセルがアンアサイン
ドセルであることが示されたとき該ＡＴＭセルの代わり
にアイドルセルを送出する手段とを含むことを特徴とす
る請求項１記載のＡＴＭ通信システム。 - 【請求項３】 前記判定手段は、前記ＡＴＭセルのヘッ
ダをアンアサインドセルのヘッダと比較して前記判定を
行うことを特徴とする請求項２記載のＡＴＭ通信システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23350396A JP2848350B2 (ja) | 1996-09-04 | 1996-09-04 | Ａｔｍ通信システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23350396A JP2848350B2 (ja) | 1996-09-04 | 1996-09-04 | Ａｔｍ通信システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1079736A JPH1079736A (ja) | 1998-03-24 |
| JP2848350B2 true JP2848350B2 (ja) | 1999-01-20 |
Family
ID=16956055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23350396A Expired - Fee Related JP2848350B2 (ja) | 1996-09-04 | 1996-09-04 | Ａｔｍ通信システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2848350B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4110964B2 (ja) | 2002-12-25 | 2008-07-02 | 日本電気株式会社 | 伝送システムおよびデータ転送方法 |
-
1996
- 1996-09-04 JP JP23350396A patent/JP2848350B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1079736A (ja) | 1998-03-24 |
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Legal Events
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