JPH021378B2 - - Google Patents
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- JPH021378B2 JPH021378B2 JP59015648A JP1564884A JPH021378B2 JP H021378 B2 JPH021378 B2 JP H021378B2 JP 59015648 A JP59015648 A JP 59015648A JP 1564884 A JP1564884 A JP 1564884A JP H021378 B2 JPH021378 B2 JP H021378B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はFET素子により構成する集積回路に
おけるインバータ回路の改良に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Technical Field of the Invention The present invention relates to an improvement in an inverter circuit in an integrated circuit constituted by FET elements.
(b) 技術の背景
近年半導体技術の発達に伴い、多様の高速化あ
るいは高集積化論理回路が１パツケージとして低
コストで提供されるようになつた。従来より論理
回路はナンド、ノア、バツフア、インバータのよ
うな組合せ回路と複数の組合せ回路に得られるラ
ツチ、レジスタ、フリツプフロツプ回路（FF）
のような順序回路を相互に接続して構成される。
データ処理装置例えば中央処理装置（CPU）に
おける論理回路も組合せ回路および順序回路の集
大成による。こゝでは論理回路における基本回路
素子となるインバータ回路に関するものである。(b) Background of the Technology In recent years, with the development of semiconductor technology, various high-speed or highly integrated logic circuits have become available as a single package at low cost. Traditionally, logic circuits include combinational circuits such as NANDs, NORs, buffers, and inverters, as well as latches, registers, and flip-flop circuits (FF) obtained from multiple combinational circuits.
It is constructed by interconnecting sequential circuits such as.
A logic circuit in a data processing device, such as a central processing unit (CPU), is also a combination of combinational circuits and sequential circuits. This article concerns an inverter circuit which is a basic circuit element in a logic circuit.
(c) 従来技術と問題点
第１図に従来および本発明の一実施例における
FETインバータ回路の構成例図および第２図ａ，
ｂにその入出力波形例図を示す。図においてQ1，
Q2，Q3，Q4はFET素子、D1，D2，D3はダイオ
ードである。ここでQ1はインバータ用、Q2はア
クテイブ負荷抵抗用、Q3はソースフオロ７によ
るバツフア用、Q4はアクテイブ負荷抵抗用およ
びD1〜3はレベルシフト用である。従来よりイン
バータ回路を構成するFET素子Q1〜4のゲート幅
Wg1〜Wg4は製造上共通のゲート幅比Wg1＝Wg2
＝Wg3＝Wg4あるいはWg1＝Wg3＝Wg4に対し、
Wg2＝0.5Wg1、0.75Wg1、0.8Wg1などが選択さ
れていた。(c) Prior art and problems Figure 1 shows the conventional technology and one embodiment of the present invention.
Configuration example diagram of FET inverter circuit and Figure 2a,
Figure b shows an example of the input and output waveforms. In the figure, Q 1 ,
Q 2 , Q 3 , and Q 4 are FET elements, and D 1 , D 2 , and D 3 are diodes. Here, Q 1 is for the inverter, Q 2 is for the active load resistance, Q 3 is for the buffer by the source filter 7, Q 4 is for the active load resistance, and D 1 to 3 are for the level shift. Gate width of FET elements Q 1 to 4 that traditionally constitute an inverter circuit
Wg 1 to Wg 4 are common gate width ratios in manufacturing Wg 1 = Wg 2
= Wg 3 = Wg 4 or Wg 1 = Wg 3 = Wg 4 ,
Wg 2 =0.5Wg 1 , 0.75Wg 1 , 0.8Wg 1 , etc. were selected.
このインバータ回路における立上り時定数tpd
は
tpd＝
Zout・CGS（VGS）ln（１−Vp−Vthh／Vp） (1)式
で表わされる。Zouは出力インピータス（Ω）、
CGS（VGS）はゲート・ソース間電圧VGS印加時にお
けるゲート・ソース間電極要量である。またCGS
（VGS）を、VGS＝０〔VGS（０）〕の時のゲート・ソ
ース間電極容量、VthをFET素子における最大振
幅電圧VBｉをビツトイン電圧とすれば
CGS（VGS）＝CGS（０）／√１−（１−√）Bi
…(2)式
が成立する。こゝで、ｋはゲート幅比ｋ＝Wg2／
Wg1である。従つて
Tpd＝Zout・CGS（０）／√１−（１−√）
VBi …(3)式
一方上記のｋ＝0.5、0.75、0.8の選択によつて
論理レベルの高レベル識別しきい値Vthh＝Vp
（１−√）に設定しているためVthhはゲート・
ソース間容量CGS（VGSの増加するバイアス点にあ
り、立上りの悪い形で高／低の識別を行つてい
る。因みにｋ＝0.5、0.75、0.8においてVthhは
夫々0.293Vth、0.134Vth、0.106Vthである。 Rise time constant tpd in this inverter circuit
is expressed by the following equation: tpd=Zout・C GS (V GS )ln (1−Vp−Vthh/Vp) (1). Zou is the output impedance (Ω),
C GS (V GS ) is the required amount of the gate-source electrode when the gate-source voltage V GS is applied. Also C GS
(V GS ) is the gate-source electrode capacitance when V GS = 0 [V GS (0)], Vth is the maximum amplitude voltage in the FET element V Bi is the bit-in voltage, then C GS (V GS ) =C GS (0)/√1−(1−√) Bi
…Equation (2) holds true. Here, k is the gate width ratio k=Wg 2 /
Wg 1 . Therefore, Tpd=Zout・C GS (0)/√1−(1−√)
V Bi ...(3) formula On the other hand, by selecting k=0.5, 0.75, 0.8 above, the high level identification threshold Vthh=Vp of the logic level
Since it is set to (1-√), Vthh is the gate
Inter-source capacitance C GS ( V Vth.
このため従来のゲート幅比構成ではtpdが大と
なり伝搬遅延時間が悪くなる欠点があつた。 For this reason, the conventional gate width ratio configuration has the drawback of large tpd and poor propagation delay time.
(d) 発明の目的
本発明の目的は上記の欠点を除去するため従来
のように高レベルVthhを飽和レベルに近くて立
上り時間の遅延する領域に設定することなく立上
り時間の早い領域に設定することによつて立上り
時間の早いFETインバータ回路を提供しようと
するものである。(d) Purpose of the Invention The purpose of the present invention is to eliminate the above-mentioned drawbacks by setting the high level Vthh in a region where the rise time is fast, instead of setting it in the region where the rise time is delayed because it is close to the saturation level as in the conventional method. In particular, it is an attempt to provide a FET inverter circuit with a fast rise time.
(e) 発明の構成
本発明の目的は、メタルセミコンダクタFET
素子により構成する論理回路にあつて、入力信号
を増幅反転する第1FET素子のゲート幅に対しア
クテイブ負荷抵抗となる第2FET素子のゲート幅
比を0.25に設定して形成することを特徴とする
FETインバータ回路を提供することによつて達
成することが出来る。(e) Structure of the invention The object of the present invention is to manufacture metal semiconductor FETs.
A logic circuit configured of elements is characterized in that it is formed by setting the gate width ratio of a second FET element serving as an active load resistance to 0.25 to the gate width of a first FET element that amplifies and inverts an input signal.
This can be achieved by providing a FET inverter circuit.
(f) 発明の実施例
以下図面を参照しつゝ本発明の一実施例につい
て説明する。(f) Embodiment of the invention An embodiment of the invention will be described below with reference to the drawings.
本発明の一実施例においてもFETインバータ
回路の構成は第１図と変りはない。従つて本実施
例におけるFETインバータ回路はFET素子Q1，
Q2，Q3，Q4およびダイオードD1〜3によつて構成
され、従来における例えばQ2の対Q1ゲート幅比
ｋ＝0.75が本実施例のQ2′ではk′＝0.25に設定され
る。 In one embodiment of the present invention, the configuration of the FET inverter circuit is the same as that in FIG. Therefore, the FET inverter circuit in this embodiment includes FET elements Q 1 ,
It is composed of Q 2 , Q 3 , Q 4 and diodes D 1 to 3 , and the gate width ratio of Q 2 to Q 1 in the conventional example, k = 0.75, is set to k' = 0.25 in Q 2 ' of this embodiment. be done.
従つて本実施例における立上り時定数t′pdはガ
リウム砒素（GaAs）によるFETを適用してVp
＝−ボルト（Ｖ）、VBｉ＝0.76Vとすれば(3)式に
代入して
が得られる。この値は従来のQ2におけるｋ＝0.75
時のtpdが同様に
となる。従つてその時定数比(4)、(5)式よりtpd′＝
tpd＝0.285と約71％高速のFETインバータ回路が
得られる。 Therefore, the rise time constant t′pd in this example is determined by applying the FET made of gallium arsenide (GaAs).
=-Volt (V), V B i = 0.76V, then substitute it into equation (3) and get is obtained. This value is k=0.75 in conventional Q 2
When tpd is as well becomes. Therefore, from the time constant ratio (4) and (5), tpd′=
A FET inverter circuit that is approximately 71% faster with tpd = 0.285 can be obtained.
また本実施例によるFETインバータ回路ユニ
ツトの消費電力Wcop′は従来のWcopに比較して
Q2におけるｋ＝0.75時の0.75IDSSに対してQ′2のそ
れは0.25IDSSになるのでWcop′／Wcop＝0.714とな
り約29％減となる。 Furthermore, the power consumption Wcop′ of the FET inverter circuit unit according to this embodiment is lower than that of the conventional Wcop.
Compared to 0.75I DSS when k=0.75 in Q2 , that of Q'2 becomes 0.25I DSS , so Wcop'/Wcop=0.714, which is a decrease of about 29%.
こゝでIDSSはWg1＝Wg2のときQ1における入力
電力VGS＝０の通電時におけるドレイン・ソース
間電流である。 Here, I DSS is the drain-source current when input power V GS =0 in Q 1 is applied when Wg 1 =Wg 2 .
以上はFETインバータ回路における例により
説明したが、他の論理回路であるナンド、ノアの
ような組合せ回路あるいは更にレジスタ、ラツ
チ、フリツプフロツプ回路（FF）のような順序
回路に適用しても同様に実現することはいう迄も
ない。第３図は、本発明の変形例を示したもので
３−入力ノア回路である。ここでQ1a，1b，1cは前
述のQ1に共通である。従つてQ2′のゲート幅は
Q1a〜1c，Q3およびQ4の0.25倍であり前述の本発
明の一実施例におけるFETインバータ回路と同
様の効果が得られる。 The above has been explained using an example of a FET inverter circuit, but it can also be applied to other logic circuits such as combinational circuits such as NAND and NOR circuits, or sequential circuits such as registers, latches, and flip-flop circuits (FF). Needless to say, there is nothing to do. FIG. 3 shows a modification of the present invention, which is a 3-input NOR circuit. Here, Q 1 a, 1 b, and 1 c are common to Q 1 described above. Therefore, the gate width of Q 2 ′ is
It is 0.25 times Q 1 a to 1 c, Q 3 and Q 4 , and the same effect as the FET inverter circuit in the embodiment of the present invention described above can be obtained.
(g) 発明の効果
以上説明したように本発明によれば従来のゲー
ト幅比により構成するFETインバータ回路に比
較して、高速且低電力消費のFETインバータ回
路が得られるので有用である。(g) Effects of the Invention As explained above, the present invention is useful because it can provide a FET inverter circuit that is faster and consumes less power than a conventional FET inverter circuit configured using a gate width ratio.
第１図は従来および本発明の一実施例における
FETインバータ回路の構成例図、第２図はその
入出力波形例図および第３図は本発明の変形例に
おける３−入力ノア回路の構成例図である。図に
おいてQ1，2，2′，3，4はFET素子およびD1〜3はダイ
オードである。
FIG. 1 shows the conventional and one embodiment of the present invention.
FIG. 2 is a diagram showing an example of the configuration of a FET inverter circuit, FIG. 2 is a diagram showing an example of its input/output waveforms, and FIG. 3 is a diagram showing an example configuration of a 3-input NOR circuit in a modification of the present invention. In the figure, Q 1 , 2 , 2 ′, 3 , 4 are FET elements, and D 1 to 3 are diodes.
Claims (1)
する論理回路にあつて、入力信号を増幅反転する
第1FET素子のゲート幅に対し、アクテイブ負荷
抵抗となる第2FET素子のゲート幅を0.25比に設
定して形成することを特徴とするFETインバー
タ回路。1. In a logic circuit composed of metal semiconductor FET elements, the gate width of the second FET element, which serves as an active load resistance, should be set to a ratio of 0.25 to the gate width of the first FET element, which amplifies and inverts the input signal. A FET inverter circuit featuring:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015648A JPS60160649A (en) | 1984-01-31 | 1984-01-31 | Fet inverter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015648A JPS60160649A (en) | 1984-01-31 | 1984-01-31 | Fet inverter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60160649A JPS60160649A (en) | 1985-08-22 |
| JPH021378B2 true JPH021378B2 (en) | 1990-01-11 |
Family
ID=11894535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59015648A Granted JPS60160649A (en) | 1984-01-31 | 1984-01-31 | Fet inverter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160649A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03119179U (en) * | 1990-03-22 | 1991-12-09 |
-
1984
- 1984-01-31 JP JP59015648A patent/JPS60160649A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03119179U (en) * | 1990-03-22 | 1991-12-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60160649A (en) | 1985-08-22 |
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