JPH0213552B2 - - Google Patents
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- JPH0213552B2 JPH0213552B2 JP57118386A JP11838682A JPH0213552B2 JP H0213552 B2 JPH0213552 B2 JP H0213552B2 JP 57118386 A JP57118386 A JP 57118386A JP 11838682 A JP11838682 A JP 11838682A JP H0213552 B2 JPH0213552 B2 JP H0213552B2
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- Japan
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- 239000004065 semiconductor Substances 0.000 claims description 5
- 230000005284 excitation Effects 0.000 description 11
- 101150015217 FET4 gene Proteins 0.000 description 8
- 101150073536 FET3 gene Proteins 0.000 description 7
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- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical group [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】
本発明は、トランジスタの駆動回路に係り、特
にトランジスタインバータなど高周波駆動回路に
好適なトランジスタの駆動回路に関する。
にトランジスタインバータなど高周波駆動回路に
好適なトランジスタの駆動回路に関する。
第１図は、従来のトランジスタの駆動回路を示
したものである。制御対象であるトランジスタ１
と、直流電源２と、半導体スイツチである電界効
果トランジスタ（FET）３，４とパルストラン
ス５と、コンデンサ６と、抵抗７，１１とダイオ
ード８，９，１０とから構成されている。第２図
は、第１図の回路の動作を説明するための電圧、
電流波形図である。トランジスタ１のオンベース
電流を流すため、FET３には、第２図１に示さ
れるように“１”と“０”の電圧を有し、かつそ
の期間が可変できる。制御信号が“１”の期間に
は、FET３がオンし、パルストランス５の二次
巻線には、第２図３の如き極性の二次電圧が出力
される。この二次電圧によつて、コンデンサ６と
抵抗７の並列回路、ダイオード８を介して、トラ
ンジスタ１にベース電流が流れ、トランジスタ１
はオンする。尚ダイオード９はトランジスタ１の
ターンオフの特性を良くするためのものであつ
て、ベーカクランプ回路を構成するダイオードで
ある。一方、FET４には第２図２に示されるよ
うにFET３の制御信号が“０”になり、FET３
がオフになつた直後に一定時間“１”の制御信号
が印加される。このため、FET４は一定時間オ
ンし、パルストランス５の二次巻線に第１図に示
している極性とは逆極性の電圧が第２図３のよう
に出力される。この逆極性の二次電圧によつてダ
イオード１０を介してトランジスタ１にオフベー
ス電流が流れ、トランジスタ１はオフする。第２
図４はトランジスタ１のベース電流の波形を示し
たものである。そして、トランジスタ１がオフに
なり、FET４がオフになつた後、パルストラン
ス５の励磁電流はパルストランス５の二次巻線、
抵抗１１、ダイオード１０を介して減衰するまで
流れ続ける。第２図５はトランジスタ１のコレク
タ電圧波形を示したものである。
したものである。制御対象であるトランジスタ１
と、直流電源２と、半導体スイツチである電界効
果トランジスタ（FET）３，４とパルストラン
ス５と、コンデンサ６と、抵抗７，１１とダイオ
ード８，９，１０とから構成されている。第２図
は、第１図の回路の動作を説明するための電圧、
電流波形図である。トランジスタ１のオンベース
電流を流すため、FET３には、第２図１に示さ
れるように“１”と“０”の電圧を有し、かつそ
の期間が可変できる。制御信号が“１”の期間に
は、FET３がオンし、パルストランス５の二次
巻線には、第２図３の如き極性の二次電圧が出力
される。この二次電圧によつて、コンデンサ６と
抵抗７の並列回路、ダイオード８を介して、トラ
ンジスタ１にベース電流が流れ、トランジスタ１
はオンする。尚ダイオード９はトランジスタ１の
ターンオフの特性を良くするためのものであつ
て、ベーカクランプ回路を構成するダイオードで
ある。一方、FET４には第２図２に示されるよ
うにFET３の制御信号が“０”になり、FET３
がオフになつた直後に一定時間“１”の制御信号
が印加される。このため、FET４は一定時間オ
ンし、パルストランス５の二次巻線に第１図に示
している極性とは逆極性の電圧が第２図３のよう
に出力される。この逆極性の二次電圧によつてダ
イオード１０を介してトランジスタ１にオフベー
ス電流が流れ、トランジスタ１はオフする。第２
図４はトランジスタ１のベース電流の波形を示し
たものである。そして、トランジスタ１がオフに
なり、FET４がオフになつた後、パルストラン
ス５の励磁電流はパルストランス５の二次巻線、
抵抗１１、ダイオード１０を介して減衰するまで
流れ続ける。第２図５はトランジスタ１のコレク
タ電圧波形を示したものである。
次に、パルストランス５の鉄心の磁化の動作に
ついて説明する。第３図は第１図のトランジスタ
駆動回路が動作しているときのパルストランス５
の鉄心の磁化曲線を示したものである。実線で示
した曲線は、FET３のオン時間がFET４のオン
時間より長い場合で、破線で示した曲線は、
FET３のオン時間がFET４のオン時間より短い
場合である。
ついて説明する。第３図は第１図のトランジスタ
駆動回路が動作しているときのパルストランス５
の鉄心の磁化曲線を示したものである。実線で示
した曲線は、FET３のオン時間がFET４のオン
時間より長い場合で、破線で示した曲線は、
FET３のオン時間がFET４のオン時間より短い
場合である。
先ず、実線で示した曲線の場合について説明す
る。FET３のオンによつてＡ点からＢ点に移動
し、FET４のオンによつてＢ点からＣ点に移動
する。そして、FET４のオフ後のパルストラン
ス５の励磁電流の減衰によつて、Ｃ点からＡ点に
移動し、鉄心の磁化動作のサイクルが終了する。
る。FET３のオンによつてＡ点からＢ点に移動
し、FET４のオンによつてＢ点からＣ点に移動
する。そして、FET４のオフ後のパルストラン
ス５の励磁電流の減衰によつて、Ｃ点からＡ点に
移動し、鉄心の磁化動作のサイクルが終了する。
次に破線で示した曲線の場合について説明する
と、FET３のオンによつてA′点からB′点を移動
し、FET４のオンによつてB′点からC′点に移動
する。そしてFET４のオフ後に、C′点からA′点
に戻る動作を繰返す。
と、FET３のオンによつてA′点からB′点を移動
し、FET４のオンによつてB′点からC′点に移動
する。そしてFET４のオフ後に、C′点からA′点
に戻る動作を繰返す。
上記の場合において、C′点からA′点に戻ると
きの磁束の変化の方向は、FET３をオンさせた
ときの磁束の変化の方向と同じである。即ち、制
御対象のトランジスタ１がオフした後、磁束が
C′点からA′点に戻るとき、パルストランス５の
二次巻線には第１図に示されている極性の電圧が
出力されるようになる。そのため、この出力電圧
によつて、トランジスタ１に再びオンベース電流
が流れ、トランジスタ１が誤つたオン動作を生ず
ることがある。
きの磁束の変化の方向は、FET３をオンさせた
ときの磁束の変化の方向と同じである。即ち、制
御対象のトランジスタ１がオフした後、磁束が
C′点からA′点に戻るとき、パルストランス５の
二次巻線には第１図に示されている極性の電圧が
出力されるようになる。そのため、この出力電圧
によつて、トランジスタ１に再びオンベース電流
が流れ、トランジスタ１が誤つたオン動作を生ず
ることがある。
従つて、従来のトランジスタの駆動回路では、
トランジスタ１のオン期間がFET４のオン時間
より長い場合、即ち第３図の実線の磁化曲線の場
合には問題なく正常動作するが、トランジスタ１
のオン期間がFET４のオン時間より短かくなる
と第３図の破線で示した磁化曲線のようになりオ
フ期間中に誤つたオン動作をする欠点を有してい
た。
トランジスタ１のオン期間がFET４のオン時間
より長い場合、即ち第３図の実線の磁化曲線の場
合には問題なく正常動作するが、トランジスタ１
のオン期間がFET４のオン時間より短かくなる
と第３図の破線で示した磁化曲線のようになりオ
フ期間中に誤つたオン動作をする欠点を有してい
た。
本発明の目的は、上記従来の回路の欠点を解消
し、制御対象トランジスタのオン期間が短かくな
つた場合にも、誤動作のない安定な動作を行うト
ランジスタの駆動回路を提供することにある。
し、制御対象トランジスタのオン期間が短かくな
つた場合にも、誤動作のない安定な動作を行うト
ランジスタの駆動回路を提供することにある。
本発明はパルストランスの二次巻線の両端にダ
イオードと抵抗を直列接続した回路を設けること
によつて上記目的を達成せんとするものである。
即ち、本発明の構成によつて、第３図に破線で示
したパルストランス５の鉄心の磁化曲線において
C′点からA′点に戻るときの励磁電流の経路を変
えることによつて誤動作を防止しようとするもの
である。
イオードと抵抗を直列接続した回路を設けること
によつて上記目的を達成せんとするものである。
即ち、本発明の構成によつて、第３図に破線で示
したパルストランス５の鉄心の磁化曲線において
C′点からA′点に戻るときの励磁電流の経路を変
えることによつて誤動作を防止しようとするもの
である。
以下本発明の一実施例を第４図に基づいて説明
する。尚第４図において第１図と同一符号で示し
てあるものは、第１図のものと同一物又は均等物
であり説明を省略する。第４図において１２はダ
イオード、１３は抵抗であり、本実施例はパルス
トランス５の二次巻線の両端に直列接続したダイ
オード１２と抵抗１３を接続したもので、その他
の回路構成は第１図と同じ構成となつている。
する。尚第４図において第１図と同一符号で示し
てあるものは、第１図のものと同一物又は均等物
であり説明を省略する。第４図において１２はダ
イオード、１３は抵抗であり、本実施例はパルス
トランス５の二次巻線の両端に直列接続したダイ
オード１２と抵抗１３を接続したもので、その他
の回路構成は第１図と同じ構成となつている。
このような本実施例の構成によつて、制御対象
トランジスタ１のオン期間がFET４のオン時間
より小さい場合に、FET４がオフ期間中のパル
ストランス５の励磁電流は、ダイオード１２と抵
抗１３の直列回路にバイパスさせてトランジスタ
１のベースにベース電流を流させないようにする
ことができる。すなわち、第４図において第２図
１の制御信号が“１”の期間はFET３がオンし、
パルストランス５の二次巻線には第４図に図示し
た極性の二次電圧が出力される。この二次電圧に
よつて、コンデンサ６と抵抗７の並列回路及びダ
イオード８を介して、抵抗１１とトランジスタ１
のベースに電流が流れ、トランジスタ１はオンす
る。トランジスタ１がオンすると、ダイオード
９、トランジスタ１のコレクタ・エミツタの径路
にも電流が流れる。また、前記二次電圧によつ
て、ダイオード１２、抵抗１３にも電流が流れ
る。
トランジスタ１のオン期間がFET４のオン時間
より小さい場合に、FET４がオフ期間中のパル
ストランス５の励磁電流は、ダイオード１２と抵
抗１３の直列回路にバイパスさせてトランジスタ
１のベースにベース電流を流させないようにする
ことができる。すなわち、第４図において第２図
１の制御信号が“１”の期間はFET３がオンし、
パルストランス５の二次巻線には第４図に図示し
た極性の二次電圧が出力される。この二次電圧に
よつて、コンデンサ６と抵抗７の並列回路及びダ
イオード８を介して、抵抗１１とトランジスタ１
のベースに電流が流れ、トランジスタ１はオンす
る。トランジスタ１がオンすると、ダイオード
９、トランジスタ１のコレクタ・エミツタの径路
にも電流が流れる。また、前記二次電圧によつ
て、ダイオード１２、抵抗１３にも電流が流れ
る。
次に第２図１の制御信号が“０”になりFET
３がオフになつた直後にFET４が一定時間オン
しパルストランス５の二次巻線に逆極性の電圧が
励磁され、トランジスタ１はオフする。
３がオフになつた直後にFET４が一定時間オン
しパルストランス５の二次巻線に逆極性の電圧が
励磁され、トランジスタ１はオフする。
次にFET３とFET４が共にオフになると、パ
ルストランス５に流れていた励磁電流は二次巻線
を介して減衰する。このとき、前記励磁電流が第
４図に図示した二次巻線の−から＋の方向に流れ
る場合が発生する。前記二次巻線を流れる電流は
FET３がオン状態でトランジスタ１をオンさせ
るための励磁電流よりは小さいが、トランジスタ
１をオンさせる場合がある。
ルストランス５に流れていた励磁電流は二次巻線
を介して減衰する。このとき、前記励磁電流が第
４図に図示した二次巻線の−から＋の方向に流れ
る場合が発生する。前記二次巻線を流れる電流は
FET３がオン状態でトランジスタ１をオンさせ
るための励磁電流よりは小さいが、トランジスタ
１をオンさせる場合がある。
本発明はこの励磁電流によりトランジスタ１が
オンすることを抑制するために、ダイオード１２
と抵抗１３からなる直列回路をバイパス回路とし
て二次巻線に並列に設け、FET３とFET４が共
にオフになつたときにトランジスタ１のベースに
流入する電流がオン可能な電流値以下になるよう
に、前記バイパス回路の抵抗１３の値を設定する
ものである。
オンすることを抑制するために、ダイオード１２
と抵抗１３からなる直列回路をバイパス回路とし
て二次巻線に並列に設け、FET３とFET４が共
にオフになつたときにトランジスタ１のベースに
流入する電流がオン可能な電流値以下になるよう
に、前記バイパス回路の抵抗１３の値を設定する
ものである。
次にトランジスタ１にベース電流を通流させな
いための条件について説明する。FET４オフ時
のパルストランス５の一次巻線の励磁電流をId1、
直流電源２の電圧をＥ、パルストランス５の一次
側励磁インダクタンスをLd1、トランジスタ１の
オン期間をTON、FET４のオン期間をTON4とする
とこれらの間の関係は次式によつて与えられる。
いための条件について説明する。FET４オフ時
のパルストランス５の一次巻線の励磁電流をId1、
直流電源２の電圧をＥ、パルストランス５の一次
側励磁インダクタンスをLd1、トランジスタ１の
オン期間をTON、FET４のオン期間をTON4とする
とこれらの間の関係は次式によつて与えられる。
Id1＝Ｅ（TON4−TON）／Ld1 ……(1)
又トランジスタ１のベース、エミツタ間に印加
する電圧をVBE1パルストランス５の巻数比をｎ、
抵抗１３の抵抗値をRB、抵抗１１の抵抗値をRBE
とすると次式が得られる。
する電圧をVBE1パルストランス５の巻数比をｎ、
抵抗１３の抵抗値をRB、抵抗１１の抵抗値をRBE
とすると次式が得られる。
VBE＝nId1RB・RBE／RB＋RBE ……(2)
従つて、上記(1)、(2)式によつてVBEを定めるこ
とができる。トランジスタ１にベース電流を通流
させないためには上記VBEをトランジスタ１のベ
ース電流通流時のベースエミツタ間電圧より小さ
く選ぶ必要があり、この条件を満すように、(1)、
(2)式によつて各定数を決定することができる。
とができる。トランジスタ１にベース電流を通流
させないためには上記VBEをトランジスタ１のベ
ース電流通流時のベースエミツタ間電圧より小さ
く選ぶ必要があり、この条件を満すように、(1)、
(2)式によつて各定数を決定することができる。
このように本実施例では、トランジスタ１のオ
ン期間が短かくなつた場合でもトランジスタ１が
オフすべき期間中にオンベース電流が流れること
がなく、常に安定な動作を行わせることができ
る。
ン期間が短かくなつた場合でもトランジスタ１が
オフすべき期間中にオンベース電流が流れること
がなく、常に安定な動作を行わせることができ
る。
以上述べたように本発明によれば、制御対象ト
ランジスタのオン期間がオフベース電流用半導体
スイツチのオン時間より短かくなる場合、オフベ
ース電流用半導体スイツチがオフしたときのパル
ストランスの励磁電流をパルストランスの二次巻
線の両端に接続したダイオードと抵抗の直列回路
にバイパスさせることによつて、制御対象トラン
ジスタにオンベース電流が流れないようにして、
誤動作のない常に安定な動作を行わせることがで
きる効果を有する。
ランジスタのオン期間がオフベース電流用半導体
スイツチのオン時間より短かくなる場合、オフベ
ース電流用半導体スイツチがオフしたときのパル
ストランスの励磁電流をパルストランスの二次巻
線の両端に接続したダイオードと抵抗の直列回路
にバイパスさせることによつて、制御対象トラン
ジスタにオンベース電流が流れないようにして、
誤動作のない常に安定な動作を行わせることがで
きる効果を有する。
第１図は従来のトランジスタの駆動回路図、第
２図は第１図の回路の動作説明図、第３図はパル
ストランスの鉄心の磁化曲線図、第４図は本発明
の一実施例によるトランジスタの駆動回路図であ
る。 １……制御対象トランジスタ、２……直流電
源、３，４……電界効果トランジスタ（FET）、
５……パルストランス、６……コンデンサ、７，
１１，１３……抵抗、８，９，１０，１２……ダ
イオード。
２図は第１図の回路の動作説明図、第３図はパル
ストランスの鉄心の磁化曲線図、第４図は本発明
の一実施例によるトランジスタの駆動回路図であ
る。 １……制御対象トランジスタ、２……直流電
源、３，４……電界効果トランジスタ（FET）、
５……パルストランス、６……コンデンサ、７，
１１，１３……抵抗、８，９，１０，１２……ダ
イオード。
Claims (1)
- １ 制御対象のトランジスタと、前記制御トラン
ジスタのオン、オフベース電流を供給する直流電
源と、前記直流電源に一端が接続され、前記オ
ン、オフベース電流を制御するためにそれぞれ導
通、不導通となる第１及び第２のベース電流用半
導体スイツチと、一次巻線の両端の端子が前記第
１及び第２のベース電流用半導体スイツチの各一
端に接続され、中間端子が前記直流電源の他の一
端に接続されているパルストランスとを有し、前
記パルストランスの二次巻線の一端は前記制御対
象のトランジスタのエミツタ端子に接続され、他
の一端はインピーダンス又はダイオードを介して
前記制御対象トランジスタのベース端子に接続さ
れ、さらに、前記トランジスタのベース・エミツ
タ間は抵抗により接続されているトランジスタの
駆動回路において、前記制御対象トランジスタの
ベース端子に接続した前記インピーダンス又はダ
イオードや、前記ベース・エミツタ間の抵抗より
も前記二次巻線側に、前記二次巻線と並列にダイ
オードと抵抗の直列回路を接続したことを特徴と
するトランジスタの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57118386A JPS5910177A (ja) | 1982-07-09 | 1982-07-09 | トランジスタの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57118386A JPS5910177A (ja) | 1982-07-09 | 1982-07-09 | トランジスタの駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5910177A JPS5910177A (ja) | 1984-01-19 |
| JPH0213552B2 true JPH0213552B2 (ja) | 1990-04-04 |
Family
ID=14735402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57118386A Granted JPS5910177A (ja) | 1982-07-09 | 1982-07-09 | トランジスタの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910177A (ja) |
-
1982
- 1982-07-09 JP JP57118386A patent/JPS5910177A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5910177A (ja) | 1984-01-19 |
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