JPH02132490A - 液晶ディスプレイ駆動装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、信号電極と走査電極とを互いに交差させて複
数本づつ並べることでマトリクス状に配列された各交点
位置にそれぞれ対応させて各画素を形成してなる液晶デ
ィスプレイを駆動する液晶ディスプレイ駆動装置に関し
、特に信号電極駆動回路の改良に関する。

（従来の技術） 般に液晶ディスプレイを駆動する場合、特にアクティブ
マトリクス型の液晶ディスプレイを駆動する場合には、
多数の出力端子を有する駆動回路が必要とされる。

例えば、第６図に示すようにＸ方向とこれに直交するＹ
方向とにそれぞれ複数本の電極が配設されてなる液晶デ
ィスプレイ１を駆動する場合、Ｘ方向配列の信号電極を
駆動するＸ駆動回路２と、Ｙ方向配列の走査電極を駆動
するＹ駆動回路３とを用いる。

そして、Ｘ駆動回路２は、入力端子４から入力されたＴ
Ｖ信号などの画像信号の１水平ライン分の信号を記憶し
、且つ記憶更新毎に１水平ライン分の信号による各画素
信号を液晶ディスプレイ１におけるＸ方向配列の各電極
に供給する。

他方、Ｙ駆動回路３は、入力端子５から入力された選択
信号を液晶ディスプレイ１におけるＹ方向配列の各電極
に選択供給し、水平ラインを順次選択する。

こうしたＸ駆動回路２及びＹ駆動回路３の駆動状況に応
じて電極交点位置対応の点滅あるいは階調変化がなされ
、液晶ディスプレイ１の画面上に画像表示がなされる。

しかしながら、従来は、Ｘ駆動回路２として、例えば第
７図に示す如くシフトレジスタ６及びラッチ回路７から
なる記憶手段８と、この記憶手段８に記憶された画像信
号の１水平ライン分のデータに応じて参照信号群９の中
から１つの参照信号を選択して出力端子ＯＵＴＩ〜ＯＵ
Ｔｎへ出力する選択手段１０とを備えたシステム構成を
採用していたため、次のような不都合が生じた。

（発明が解決しようとする課題） 即ち、従来の液晶ディスプレイ駆動装置の場合において
は、上記した如くのＸ駆動回路を用いていたため、 １》多数の階調レベルを出力するには、多数の参照信号
群が必要であり、このため選択手段１０も複雑になり、
回路規模も指数関数的に大きくなる。

２）参照信号群を各選択手段に伝達するためには多数の
配線が必要となり、実用的でない。

等の種々の不都合が生じた。

本発明は、係る課題に鑑みてなされたもので、その目的
とするところは、信号電極駆動回路の回路規模を簡素化
し実用性が向上されたものにし得る液晶ディスプレイ駆
動装置を提供することにある。

［発明の構成］ （課題を解決するための手段） 本発明は、上記目的を達成するため、入力画像信号を１
ライン分毎にディジタルデータで保持するデータ保持手
段と、 このデータ保持手段のデータ更新に応答して、当該１ラ
イン分のディジタルデータに対してビット対応で順次異
なる重みづけがなされた基準信号を時系列で発生する基
準信号発生手段と、この基準信号発生手段から時系列で
発生される各基準信号を前記１ラインのディジタルデー
タによりビット同期で選択する選択手段と、この選択手
段により選択された基準信号のみを順次加算し、この加
算結果に応じた電極駆動用のアナログ信号を出力するＤ
／Ａ変換手段と、を含む構成とした信号電極駆動回路を
具備することを特徴とする。

または、入力画像信号を示すディジタルデータの１ライ
ン分毎に計数開始が許可され且つ当該ディジタルデー夕
の対応フレームが指定されると計数開始となる計数手段
と、 前記入力画像信号に対応するあらゆる階調を網羅する基
準信号を時系列で発生する基準信号発生手段と、 前記計数手段の計数完了を認識したとき、この計数完了
結果が示す前記基準信号をサンプルホールドし、当該基
準信号に応じた電極駆動用のアナログ信号を出力するＤ
／Ａ変換手段と、を含む構成とした信号電極駆動回路を
具備することを特徴とする。

（作用） 本発明による液晶ディスプレイ駆動装置であれば、入力
画像信号の１ライン分に相当するＤ／Ａ変換を行う際、
時系列で基準信号を変化させる基準信号発生手段を共通
使用することができるから、回路規模が簡素化された信
号電極駆動回路を備えたものとすることができる。

（実施例） 第１図は、本発明が適用された液晶ディスプレイ駆動装
置の要部をなず一実施例のＸ駆動回路の概略を示す構成
図である。

この一実施例のＸ駆動回路は、信号電極駆動回路として
動作するものであって、シフトレジスタ１１と、ラッチ
回路１２と、基準信号発生器１３と、Ｄ／Ａ変換部１４
とを備えている。

シフトレジスタ１１は、１水平ライン分の入力画像信号
をディジタルデータでシリアルに受けて、水平クロツク
ＧＫで順次シフトしていく。

ラッチ回路１２は、ラッチクロックＬＣＫが入ったとき
に、シフトレジスタ１１のディジタルデー夕をパラレル
に一括して読み込み、次のＬＣＫが入るまで読み込んだ
ディジタルデータを保持しておく。なお、ＬＣＫのタイ
ミングは１水平ライン分のディジタルデー夕がシフトレ
ジスタ１１に行き渡った時に立ち上がるものである。

基準信号発生器１３は、ラッチ回路１２のデータ更新を
図示しないコントローラが認識する毎に、当該１ライン
分のディジタルデー夕に対してビット対応で例えば第３
図（ａ）に示すように１Ｖ，２Ｖ．４Ｖの如く順次異な
る重みを付けた電圧の基準信号を発生する。

Ｄ／Ａ変換部１４は、複数個のＤ／Ａ変換器１５から構
成されており、各Ｄ／Ａ変換器１５は、第２図に示す如
く、選択回路１６と加算回路１７とからなる。そして、
選択回路１６は、基準信号発生器１３からの基準信号を
受ける入力端子１８と、ラッチ回路１２から画素に対応
した１フレーム８ビットのディジタルデータを受ける入
力端子１９と、この入力端子１９の入力状況に応じて開
閉動作がなされるスイッチ２０及び同２１と、このスイ
ッチ２０及び同２１の開閉動作に応答して基準信号発生
器１３からの基準信号をサンプルリングするためのコン
デンサ２２とを備えている。

なお、スイッチ２１は、インバータ２３の反転出力を受
けて動作する。

加算回路１７は、選択回路１６で選択動作が開始する前
に瞬時閉じるリセット用のスイッチ２４が両端子間に接
続された加算用コンデンサ２５を帰還回路として形成し
てなるオペアンプ２６と、このオペアンプ２６の出力端
子２７とを備えている。

こうした各部を備えた本発明の一実施例のＸ駆動回路に
おいては、基準信号発生器１３から第３図（ａ　）の如
く順次異なる重みづけの電圧値の基準信号が発生する際
、ラッチ回路１２に保存されている各フレーム毎の８ビ
ットデータを例えば最下位ビットから順に各フレーム毎
で読み出すことになる。

すると、Ｄ／Ａ変換部１４の各Ｄ／Ａ変換器１５におい
て、８ごットデー夕の゛ｌ　Ｉ　ＩＩ　　ＩＩ　Ｏ　Ｆ
＋によって選択回路１６は、例えば第３図（ｂ）の如く
ビット同期で上記基準信号のＩＶ．４Ｖを選択する対象
にする。

このとき、加算回路１７では、選択回路１６によって選
択された上記基準信号のＩＶ，４Ｖのみを順次加算する
第３図（Ｃ）の如くの加算結果を得ることになる。

従って、Ｄ／Ａ変換部１４からは、加算回路１７の加算
結果に応じた電極駆動用のアナログ信号を出力すること
ができる。

このように、本実施例では、Ｄ／Ａ変換部１４の各Ｄ／
Ａ変換器１５による変換処理のために、順次異なる重み
づけがなされた基準信号を時系列で発生する基準信号発
生器１３を共通の基準信号源として用いる構成としたか
ら、以下列挙する如くの利点生じる。

（１）　Ｄ　／　Ａ変換部１４の各出力間のバラツキを
小さくすることができる。

（２》信号線の配線数を可及的に少なく押えることがで
き、これにともない回路規模を縮小化することが可能と
なる。

また、各Ｄ／Ａ変換器１５は、電圧保存することができ
る加算回路１７を出力側に用いるため、例えば２５６値
の出力を８回の加算で実現することがでぎるから、Ｄ／
Ａ変換時間を極力短く抑えることができる。

更に、ディジタルデータのデコーダは、単なるシフトレ
ジスタ１１で良いから極めて少ないハードウエアで実現
することができる。

第４図は、本発明における他実施例のＸ駆動回路の概略
を示す構成図である。

この他実施例のＸ駆動回路は、大別するとタイミング決
定回路２８と、基準信号発生器２９と、Ｄ／Ａ変換部３
０とに大別される。

タイミング決定回路２８は、画素に対応した１フレーム
８ビットのデイジタルデー夕毎に、ダウンカウンタ３１
と、フリツプフロツブ３２と、スイッチ操作用バッフ７
３３とを備え、またラッチクロツクＬＣＫが入る毎に各
ダウンカウンタ３１に対しイネーブル信号を送出ずるイ
ネーブル信号発生器３４を備えている。

基準信号発生器２９は、ＬＣＫが入る毎に水平シフトク
ロックＧＫのタイミングでビデオ信号に必要な階調に対
応する全ての値の基準信号をＤ／Ａ変換部３０へ時系列
で順次出力するようになされている。

Ｄ／Ａ変換部３０は、１フレーム８ビットのディジタル
データ毎に、例えばＭＯＳＦＥＴを使用したスイッチ３
５と、信号保持用コンデンサ３６と、出力バッフ７３７
とを備えており、デイジタルデー夕に応じて基準信号発
生器２９の基準信号の中で対応する時点でスイッチ３５
を閉じて、その時の値をコンデンサ３６に保持し、出力
バツファ３７を送出するようになされている。

こうした各部を備えた本発明他実施例のＸ駆動回路の構
成において、その各部の動作波形は第５図のタイミング
チャートに示す如くとなる。

即ち、水平シフトクロツクＣＫで各７リップフロツプ３
１によりシフトされてい＜ＬＯＡＤ信号が各ダウンカウ
ンタ３１へ順次加わる。すると順にデータをロードして
いく。次に各ダウンカウンタ３１では、ＬＣＫがイネー
ブル信号発生器３４が入ったときに、このイネーブル信
号発生器３４のイネーブル信号ＥＮによりカウンタイネ
ーブルが解除ざれる。そのため、各ダウンカウンタ３１
において、ＬＯＡＤされているデータから一斉にカウン
トダウンしていく。なお、ＬＣＫのタイミングはロード
信号がダウンカウンタに行き渡って−ライン分のデータ
をロードした時に立ち上がるものである。

さて、ラッチクロックＣＫが立ち上がったとき、基準信
号発生器２９は、カウントダウンしてゆくＧＫのタイミ
ングでビデオ信号に必要な階調に対応する全ての値を順
次出力する。そのため、各ダウンカウンタ３１において
、カウント値が゛′Ｏ″になったものは、この″″Ｏ′
Ｉの時点でキャリーＣが立ち下がる。このキャリーＣを
使って、スイッチ操作用バッファ３３によりスイッチ開
閉信号を作り、スイッチ３５を閉じて、この時の基準信
号の値をコンデンサ３６に保持し、出力バッファ３７へ
出力する。

このように、本実施例によれば、Ｄ／Ａ変換部３０の各
出力は、基準信号発生器２９のある一定の値をサンプル
したものとなる。このため、Ｄ／Ａ変換部３０は極めて
単純にしかも各出力間のバラツキを抑えて実現できる。

また、Ｄ／Ａ変換部３０におけるスイッチ３５及びコン
デンサ３６の組合せによるサンプルホールド回路もゆっ
くり動作する構成でよいことから、大きなホールド容量
で構成してもよく、精度がよくなる。

また、本実施例においても、第１図〜第３図に従って説
明した本発明の一実施例と同様に基準信号発生器を各Ｄ
／Ａ変換器で共通に使用することから、基準信号線の数
が少なくて済む。また各Ｄ／Ａ変換器も単なるサンプル
ホールド回路であることから、少ないハードウエアでＸ
駆動回路を実現することができる。

なお、前述した本発明の各実施例では、基準信号線が１
本の場合であるが、この場合のみでなく、基準信号線を
複数本用いて本発明を実施することができる。そして、
基準信号線を複数本用いた場合には、互いに異なる値を
複数の基準信号に与えることで、より短い時間で電極駆
動用のアナログ信号を出力することができる。

［発明の効果］ 以上説明したように、本発明が適用された液晶ディスプ
レイ駆動装置は、時系列に変化する基準信号を順次出力
する基準信号発生手段を用いることで多数の参照信号群
を使わなくて済む信号電極駆動回路を構成したものであ
ることから、回路規模を小さくするうえで極めて好都合
である。また、基準信号発生手段を各Ｄ／Ａ変換のため
に共通使用することから各画素への出力のバラツキが少
なくなる。更に、基準信号発生手段から順次時系列的に
出力される基準信号に対して、伝達特性や、オフセット
や増幅走査などを単に施すことで、Ｄ／Ａ変換出力のバ
ラツキを極力小さく抑えることが可能となる等の利点が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例のＸ駆動回路の全概略を示す
構成図、第２図は前記一実施例のＤ／Ａ変換部の詳細を
示す回路図、第３図は前記一実施例の動作波形を示すタ
イミングチャート、第４図は本発明の他実施例のＸ駆動
回路の全概略を示す構成図、第５図は前記他実施例の動
作波形を示すタイミングチャート、第６図はアクティブ
マトリクス方ディスプレイ装置の電気回路、第７図は従
来のＸ駆動回路を示す構成図である。 １１・・・シフトレジスタ　１２・・・ラッチ回路１３
・・・基準信号発生器　１４・・・Ｄ／Ａ変換部１５・
・・Ｄ／Ａ変換器　１６・・・選択回路１７・・・加算
回路　２８・・・タイミング決定回路２９・・・基準信
号発生器　３０・・・Ｄ／Ａ変換部３１・・・ダウンカ
ウンタ　３２・・・フリップフロップ３３・・・スイッ
チ操作用バッファ ３４・・・イネーブル信号発生器　３５・・・スイッチ
３６・・・信号保持用コンデンサ ３７・・・出力バッファ

Claims (2)

【特許請求の範囲】
1. （１）入力画像信号を１ライン分毎にディジタルデータ
   で保持するデータ保持手段と、 このデータ保持手段のデータ更新に応答して、当該１ラ
   イン分のディジタルデータに対してビット対応で順次異
   なる重みづけがなされた基準信号を時系列で発生する基
   準信号発生手段と、 この基準信号発生手段から時系列で発生される各基準信
   号を前記１ラインのディジタルデータによりビット同期
   で選択する選択手段と、 この選択手段により選択された基準信号のみを順次加算
   し、この加算結果に応じた電極駆動用のアナログ信号を
   出力するＤ／Ａ変換手段と、を含む構成とした信号電極
   駆動回路を具備することを特徴とする液晶ディスプレイ
   駆動装置。
2. （２）入力画像信号を示すディジタルデータの１ライン
   分毎に計数開始が許可され且つ当該ディジタルデータの
   対応フレームが指定されると計数開始となる計数手段と
   、 前記入力画像信号に対応するあらゆる階調を網羅する基
   準信号を時系列で発生する基準信号発生手段と、 前記計数手段の計数完了を認識したとき、この計数完了
   結果が示す前記基準信号をサンプルホールドし、当該基
   準信号に応じた電極駆動用のアナログ信号を出力するＤ
   ／Ａ変換手段と、を含む構成とした信号電極駆動回路を
   具備することを特徴とする液晶ディスプレイ駆動装置。