JPH07281642A

JPH07281642A - 液晶表示装置の階調駆動回路及びその液晶表示装置

Info

Publication number: JPH07281642A
Application number: JP7310594A
Authority: JP
Inventors: Hiroshi Toyama; 広遠山; Hiroshi Hamano; 広濱野; Hiromasa Sugano; 裕雅菅野
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1994-04-12
Filing date: 1994-04-12
Publication date: 1995-10-27

Abstract

(57)【要約】【目的】２ⁿレベルの多階調な表示を行うことがで
き、且つ外部電源入力ライン数及びアナログスイッチ数
の削減が可能な低コストの液晶表示装置の階調駆動回路
及びその液晶表示装置を提供する。【構成】電圧変調駆動法により各表示画素を２ⁿレベ
ル（但しｎは２以上の整数）で階調表示を行う液晶表示
装置の階調駆動回路において、１表示画素に対してｎビ
ットの階調表示データを所定表示画素数分記憶した後、
同時に出力するメモリ回路（３１，３２）と、このメモ
リ回路（３１，３２）に記憶された階調表示データをそ
の階調表示レベルに応じた時間幅を有するパルスに変換
するパルス幅制御回路３３と、このパルス幅制御回路３
３の出力時間幅に基づいて蓄積電圧を設定する積分回路
３６と、その蓄積電圧をサンプルホールドするサンプル
ホールド回路３７とを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置（液晶デ
ィスプレイ）の階調駆動回路及びその液晶表示装置に関
するものである。

【０００２】

【従来の技術】従来、液晶表示装置の駆動回路としては
図１０に示されたものがよく知られている。図１０にお
いて、複数のＸ電極線（Ｘ₁，Ｘ₂，…）１と、複数の
Ｙ電極線（Ｙ₁，Ｙ₂，…）２とを互いに交差させ、各
Ｘ電極線とＹ電極線の交点に、ＴＦＴ（薄膜トランジス
タ）などのアクティブ素子３を設けるとともに、マトリ
クス状に液晶表示素子４が配置される。

【０００３】Ｙ電極線２はデータ信号線とも言われ、各
液晶表示素子４の表示データ信号を出力する表示信号回
路５に接続される。また、Ｘ電極線１は走査信号線とも
言われ、順次走査信号を出力する走査信号回路６に接続
される。アクティブ素子３の駆動は、Ｘ電極線１の順次
走査駆動を行う線順次駆動法が用いられ、Ｘ電極線１の
走査に同期して、Ｘ電極線１上のアクティブ素子３をオ
ン状態（アクティブ状態）にし、この時、表示信号回路
５から表示データ信号を出力し、前記オン状態のアクテ
ィブ素子３を介して、該当する液晶表示素子４にデータ
信号の書き込みを行う。なお、液晶表示素子４には必要
に応じて蓄積容量７を設け、液晶表示素子４の電荷保持
特性を改善する試みもなされている。

【０００４】ここで、前記液晶表示素子４に書き込むデ
ータ信号電圧の振幅値を可変とすることで、液晶表示素
子４への書き込み電圧もしくは電荷量を可変制御し、液
晶の光透過率を可変制御することができる。この方法は
電圧変調駆動法と言われ、液晶表示装置において中間調
表示を行う代表的な駆動方法である。この電圧変調駆動
法により、階調表示を可能とする液晶駆動回路として
は、例えば、図１１に示されている〔液晶駆動用ドライ
バ、ＨＤ６６３１０Ｔ（日立製作所製）〕が知られてい
る。

【０００５】図１１の液晶駆動回路は、８階調表示を可
能とするもので、液晶画素に対応した３ビットの表示デ
ータＤ_0j，Ｄ_1j，Ｄ_2jが、クロック信号ＣＬ₂に同期し
て第１のラッチ回路１１に入力される。この第１のラッ
チ回路１１に入力された表示データ信号は、その後、ク
ロック信号ＣＬ₁に同期して第２のラッチ回路１２に入
力される。そして、第２のラッチ回路１２の出力は電圧
セレクタ回路１３に入力される。

【０００６】この電圧セレクタ回路１３はデコーダ回路
などデータ構成されるものであり、例えば、３ビットの
入力信号に基づいて、２³＝８本の出力線の内いずれか
１本の出力線上にデータ出力を行うものである。この回
路構成では、前記電圧セレクタ回路１３の出力は、次段
のＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＦＥＴなどを有するアナロ
グスイッチ１４のいずれか１つを選択してオン状態と
し、アナログスイッチ１４に接続される８本の電源入力
ラインＶ₀〜Ｖ₇のいずれか１つを、ドライバ出力Ｙ_n
に出力するように動作するものである。なお、１５はイ
ンバータであり、電圧セレクタ回路１３の出力を論理反
転して、アナログスイッチ１４のＮ−ＭＯＳに出力する
ようにしている。

【０００７】また、前記したＨＤ６６３１０Ｔ（日立製
作所製）の液晶ドライバ回路は、図１１の駆動回路を１
６０個（１６０ドット分）備えている。また、液晶表示
装置は１水平走査線の画素数に応じた数の液晶ドライバ
回路を備えている。そして、前記第１のラッチ回路１１
から第２のラッチ回路１２への転送は、１水平走査線分
の表示データがラッチ回路に入力された後に行われる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記し
た従来の液晶表示装置の駆動回路においては、（１）多階調化を図る場合、階調再現相当数の外部電源
入力を必要とし、更に駆動回路の集積化（ＩＣ化）につ
いては、ＩＣ内部の電源入力ラインの配線系の占める面
積が増大し、経済的でなくなる。

【０００９】（２）Ｐ−ＭＯＳ、Ｎ−ＭＯＳ、ＦＥＴな
どで構成されるアナログスイッチの数も階調再現相当数
必要であり、集積化（ＩＣ化）を考えた場合には、経済
的ではない。などの問題点があった。本発明は、上記問題点を除去
し、２ⁿレベルの多階調な表示を行うことができ、且つ
外部電源入力ライン数及びアナログスイッチ数の削減が
可能な低コストの液晶表示装置の階調駆動回路及びその
液晶表示装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明は、上記目的を達
成するために、（Ａ）電圧変調駆動法により、各表示画素を２ⁿレベル
（但しｎは２以上の整数）で階調表示を行う液晶表示装
置の階調駆動回路において、１表示画素に対してｎビッ
トの階調表示データを、所定表示画素数分記憶した後、
同時に出力するメモリ回路と、このメモリ回路に記憶さ
れた階調表示データを、その階調表示レベルに応じた時
間幅を有するパルスに変換するパルス幅制御回路と、こ
のパルス幅制御回路の出力時間幅に基づいて蓄積電圧を
設定する積分回路と、この蓄積電圧をサンプルホールド
するサンプルホールド回路とを設けるようにしたもので
ある。

【００１１】（Ｂ）電圧変調駆動法により、各表示画素
を２ⁿレベル（但しｎは２以上の整数）で階調表示を行
う液晶表示装置の階調駆動回路において、各表示画素に
対してｎビットの階調表示データを、所定表示画素数分
記憶した後、同時に出力するメモリ回路と、このメモリ
回路に記憶された各表示画素のｎビットの階調表示デー
タの上位ｐビットの重み付けに応じた基準電圧レベル及
び充電電圧レベルの電源を複数の電圧レベルに設定され
た電源群より選択するセレクタ回路と、前記メモリ回路
に記憶された各表示画素のｎビットの階調表示データの
下位ｑビットの重み付けに応じた時間幅を有するパルス
に変換するパルス幅制御回路と、前記セレクタ回路で選
択された基準電圧レベルの電源を初期電圧として供給
し、前記パルス幅制御回路の出力時間幅に基づいて、前
記セレクタ回路で選択された充電電圧レベルの電源を供
給し、蓄積電圧を設定する積分回路と、前記蓄積電圧を
サンプルホールドするサンプルホールド回路とを設ける
ようにしたものである。

【００１２】

【作用】本発明によれば、図１及び図４に示すように、
液晶表示装置の階調駆動回路において、１表示画素に対
してｎビットの階調表示データを、所定表示画素数分記
憶した後、同時に出力するメモリ回路（３１，３２）
と、このメモリ回路（３１，３２）に記憶された階調表
示データを、その階調表示レベルに応じた時間幅を有す
るパルスに変換するパルス幅制御回路（３３）と、この
パルス幅制御回路（３３）の出力時間幅に基づいて蓄積
電圧を設定する積分回路（３６）と、この蓄積電圧をサ
ンプルホールドするサンプルホールド回路（３７）とを
設ける。

【００１３】前記パルス幅制御回路（３３）は、階調表
示データの各ビットと、パルス幅制御クロック（ＣＰ
Ｇ）の計数値とを比較し、その一致を検出して階調表示
レベルに応じた時間幅のパルスを出力する。そのパルス
幅制御クロック（ＣＰＧ）のパルス間隔を、階調補正特
性に応じて変調する。

【００１４】前記積分回路（３６）は、階調表示データ
に応じた時間幅だけ書き込み電源電圧を供給するアナロ
グスイッチと、このアナログスイッチに対して電流制限
用の素子を電気的に直列に、充電用の素子を電気的に並
列に、それぞれ接続して設け、充電用の素子に蓄積され
た電圧をサンプルホールドする。その電流制限用の素子
と充電用の素子により決定される充電時の時定数を、階
調補正特性に応じて設定する。

【００１５】前記サンプルホールド回路（３７）は、電
圧を蓄積するためのホールドコンデンサと、このホール
ドコンデンサの蓄積電圧を出力するためのバッファアン
プとから構成される。前記積分回路（３６）の電流制限
用の素子として、書き込み電源電圧を供給するアナログ
スイッチのオン状態の抵抗成分を、充電用の素子とし
て、サンプルホールド回路（３７）のホールドコンデン
サの容量成分をそれぞれ併用する。

【００１６】また、前記蓄積電圧を取り込む直前に、積
分回路（３６）の充電用の素子、あるいはサンプルホー
ルド回路（３７）のホールドコンデンサに蓄積された電
圧を、基準電圧に設定するためのアナログスイッチを設
ける。したがって、２ⁿレベルの多階調の表示を行うこ
とができ、且つ外部電源入力ライン数及びアナログスイ
ッチ数を削減することができ、低コストの液晶表示装置
の階調駆動回路を得ることができる。

【００１７】また、図１２及び図１３に示すように、各
表示画素に対してｎビットの階調表示データを所定表示
画素数分記憶した後、同時に出力するメモリ回路（５
１，５２）と、このメモリ回路（５１，５２）に記憶さ
れた各表示画素のｎビットの階調表示データの上位ｐビ
ットの重み付けに応じた基準電圧レベル及び充電電圧レ
ベルの電源を、複数の電圧レベルに設定された電源群よ
り選択するセレクタ回路（５６）と、前記メモリ回路
（５１，５２）に記憶された各表示画素のｎビットの階
調表示データの下位ｑビットの重み付けに応じた時間幅
を有するパルスに変換するパルス幅制御回路（５３）
と、前記セレクタ回路（５６）で選択された基準電圧レ
ベルの電源を初期電圧として供給し、前記パルス幅制御
回路（５３）の出力時間幅に基づいて、前記セレクタ回
路（５６）で選択された充電電圧レベルの電源を供給
し、蓄積電圧を設定する積分回路（５８）と、前記蓄積
電圧をサンプルホールドするサンプルホールド回路（５
９）とを設ける。

【００１８】前記セレクタ回路（５６）は、異なる複数
の電圧レベルに設定された個々の電源にアナログスイッ
チを設け、前記メモリ回路（５１，５２）に記憶された
各表示画素のｎビットの階調表示データの上位ｐビット
の重み付けに応じた基準電圧レベル及び充電電圧レベル
の電源にそれぞれ設けられたアナログスイッチをそれぞ
れ選択する。

【００１９】前記パルス幅制御回路（５３）は、前記メ
モリ回路（５１，５２）に記憶された各表示画素のｎビ
ットの階調表示データの下位ｑビットの重み付けとパル
ス幅制御クロック（ＣＰＧ）の計数値とを比較し、その
一致を検出して階調表示レベルに応じた時間幅のパルス
を出力する。そのパルス幅制御クロック（ＣＰＧ）のパ
ルス間隔を、階調補正特性に応じて変調する。

【００２０】前記積分回路（５８）は、蓄積電圧を取り
込む直前に、積分回路（５８）の充電用の素子あるいは
サンプルホールド回路（５９）のホールドコンデンサに
蓄積された電圧を、初期電圧に設定するための基準電圧
レベルの電源を供給するアナログスイッチを設け、前記
メモリ回路（５１，５２）に記憶された各表示画素のｎ
ビットの階調表示データの下位ｑビットの重み付けに応
じた時間幅だけ充電電圧レベルの電源を供給するアナロ
グスイッチと、該アナログスイッチに対して電流制限用
の素子を電気的に直列に、充電用の素子を電気的に並列
にそれぞれ接続して設け、充電用の素子に蓄積された電
圧をサンプルホールドする。

【００２１】また、前記電流制限用の素子と充電用の素
子により決定される充電時の時定数を階調補正特性に応
じて設定する。前記サンプルホールド回路（５９）は、
電圧を蓄積するためのホールドコンデンサと、このホー
ルドコンデンサの蓄積電圧を出力するためのバッファア
ンプとから構成される。

【００２２】前記積分回路（５８）の電流制限用の素子
として、前記メモリ回路（５１，５２）に記憶された各
表示画素のｎビットの階調表示データの下位ｑビットの
重み付けに応じた時間幅だけ充電電圧レベルの電源を供
給するアナログスイッチのオン状態の抵抗成分を併用す
る。

【００２３】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の第１実施例を示
す液晶表示装置の階調駆動回路の概略ブロック図、図２
は本発明の実施例を示す階調駆動回路を備えた液晶表示
装置の概略ブロック図、図３はＴＮ液晶セルの電気光学
特性図、図４は本発明の第１実施例を示す液晶表示装置
の階調駆動回路の１出力当たりの概略ブロック図、図５
は本発明の第１実施例を示す液晶表示装置の階調駆動回
路の動作タイムチャート、図６は本発明の第１実施例を
示す液晶表示装置の階調駆動回路のパルス幅制御回路の
１出力当たりの回路図を示す。なお、図１の各回路の境
界線を図４では点線で示しており、図４の点線で囲まれ
た回路部分は図１と対応している。

【００２４】この液晶表示装置は、図２に示すように、
液晶パネル２１と、この液晶パネル２１の走査信号線Ｘ
₁〜Ｘ_Nに時間的に順次走査信号を供給する走査回路２
２と、この液晶パネル２１のデータ信号線Ｙ₁〜Ｙ_Mそ
れぞれに電圧変調信号を供給する階調駆動回路２３と、
その走査回路２２の走査制御信号（スタート信号と走査
クロック信号）と階調駆動回路２３への入力データとし
て階調表示データ（１画素当たりｎビットの重み付けを
有する信号）と階調駆動回路２３へ供給される液晶駆動
電圧を出力するＬＣＤ制御部２４とが設けられている。

【００２５】また、この液晶パネル２１には、走査信号
線Ｘ₁〜Ｘ_Nとデータ信号線Ｙ₁〜Ｙ_Mの交差部分にＴ
ＦＴなどのアクティブ素子（図示せず）が設けられてお
り、このアクティブ素子を介して、該当する液晶表示素
子（図示せず）にデータ信号の書き込みを行う。本発明
の第１実施例の階調駆動回路の動作の概要を図１、図３
及び図４に基づいて説明する。

【００２６】図１に示すシフトレジスタ回路３１は、１
ドット当たりｎビット（但しｎは２以上の整数）の階調
表示データ（Ｄ₁〜Ｄ_n）を、水平同期信号に同期した
スタート信号（ＳＴＡ）のタイミングで取り込みを開始
し、シフトクロック（ＣＬＫ）のタイミングで順次蓄積
して行き、１水平走査線分（データ信号線Ｙ₁〜Ｙ_Mの
数分）の階調表示データを蓄積後、取り込み信号（ＬＯ
ＡＤ）のタイミングによりラインメモリ回路３２に記憶
する。

【００２７】このシフトレジスタ回路３１とラインメモ
リ回路３２が、この実施例におけるメモリ回路に相当す
る。ラインメモリ回路３２に記憶された１水平走査線分
の階調表示データは、全ドット同時にパルス幅制御回路
３３に入力され、パルス幅制御クロック（ＣＰＧ）と階
調表示データ（Ｄ₁〜Ｄ_n）の条件により、各ドット毎
に任意の適当なパルス幅に変換され、パルス幅制御回路
３３より出力される。

【００２８】このパルス幅制御回路３３の出力信号は、
レベルシフタ回路３４により、所定のレベルに変換され
た後、サンプルホールド切り換え回路３５に入力され、
切り換え信号（ＣＨ）の条件で、各ドット毎に２系統設
けられた積分回路３６及びサンプルホールド回路３７の
どちらか１系統を選択し、パルス幅制御回路３３の出力
期間中だけ液晶駆動電圧（Ｖ_LCD）を積分回路３６に供
給し、この積分回路３６を介してサンプルホールド回路
３７のホールドコンデンサに充電する。なお、積分回路
３６とサンプルホールド回路３７には、共通端子電圧
（Ｖ_COM）が与えられる。

【００２９】ここで、積分回路３６の定数は、充電後の
ホールド電圧が図３に示すように、Ｖ_TH〜Ｖ_SATの範囲
になるように設定されている。充電後のホールド電圧
は、レベルシフタ回路３４を介した出力信号（ＯＥ）の
タイミングで、アナログ電圧値を示す出力として、バッ
ファアンプ回路３８からＯ₁〜Ｏ_mが出力される。

【００３０】また、図１は階調駆動回路の１チップを示
しているので、バッファアンプ回路３８の出力端子数ｍ
が、図２における１水平走査線のドットＭと等しい場合
は、図１に示す回路が１個あれば、１水平走査線分の階
調駆動電圧を出力することができる。しかしながら、出
力端子数ｍがドット数Ｍより小さい場合、例えば、ｍが
Ｍの１／１０の場合には、１水平走査線分の階調駆動電
圧を出力するために図１に示す回路が１０個必要にな
る。そして、その場合には、シフトレジスタ回路３１及
びラインメモリ回路３２は、１／１０ライン分の容量を
有することになり、１０個の階調駆動回路におけるシフ
トレジスタ回路３１に計１水平走査線分の階調表示デー
タが蓄積された後に、取り込み信号（ＬＯＡＤ）のタイ
ミングで、１０個の階調駆動回路におけるラインメモリ
回路３２に同時に記憶される。また、ラインメモリ回路
３２からパルス幅制御回路３３に対する入力動作も同様
である。

【００３１】次に、本発明の第１実施例の階調駆動回路
の動作を図４、図５及び図６に基づいて詳細に説明す
る。図４はＸ番目の１ドットに対応するパルス幅制御回
路３３からバッファアンプ３８までの回路構成を示して
おり、図５（ａ）は水平同期信号、図５（ｂ）はシフト
レジスタ回路の動作、図５（ｃ）はラインメモリ回路の
動作、図５（ｄ）は取り込み信号（ＬＯＡＤ）、図５
（ｅ）はパルス幅制御クロック（ＣＰＧ）、図５（ｆ）
は一致回路出力、図５（ｇ）はパルス幅制御回路出力
（ＰＯｘ）、図５（ｈ）はリセット信号（ＲＳＴ）、図
５（ｉ）はＣ₁，Ｃ₃の電圧、図５（ｊ）はＣ₂，Ｃ₄
の電圧、図５（ｋ）は出力信号（ＯＥ）、図５（ｌ）は
バッファＢＦ₃の出力をそれぞれ示している。また、図
６は１ドットに対応するパルス幅制御回路３３を示して
いる。

【００３２】図４、図５及び図６に示すように、ｎ−１
ラインの階調表示データが、シフトレジスタ回路３１に
蓄積され始めた時に、既にラインメモリ回路３２に記憶
されているｎ−２ラインの階調表示データＤ₁〜Ｄ_nが
取り込み信号（ＬＯＡＤ）の立ち上がりタイミングに合
わせて、パルス幅制御回路３３の一致回路３３ｂにＱ ₁
〜Ｑ_nが入力される。

【００３３】取り込み信号（ＬＯＡＤ）は、パルス幅制
御回路３３を構成するフリップフロップ回路（Ｆ／Ｆ）
３３ｃのセット端子Ｓに入力され、且つ取り込み信号
（ＬＯＡＤ）を、インバータ３３−１で論理反転したも
のが、パルス幅制御クロック（ＣＰＧ）のクロック数を
計測するクロック数カウンタ３３ａのリセット端子に入
力される。

【００３４】また、リセットされたクロック数カウンタ
３３ａは、パルス幅制御クロック（ＣＰＧ）の数を計測
し、計測結果ｑ₁〜ｑ_nを出力する。この計測の結果ｑ
₁〜ｑ_nをインバータ３３−２で論理反転させたものを
一致回路３３ｂに入力する。一致回路３３ｂは、ライン
メモリ回路３２とクロック数カウンタの各出力ビット間
Ｑ₁とｑ₁（反転）、Ｑ_n-1とｑ_n-1（反転）、Ｑ_nと
ｑ_n（反転）とのＥＯＲ回路３３−３による排他的論理
和の結果と、パルス幅制御クロック（ＣＰＧ）とのＡＮ
Ｄ回路３３−４による論理積より出力される信号を、パ
ルス幅制御回路３３のフリップフロップ回路（Ｆ／Ｆ）
３３ｃのリセット端子Ｒに入力する。

【００３５】パルス幅制御回路３３のフリップフロップ
回路（Ｆ／Ｆ）３３ｃは、取り込み信号（ＬＯＡＤ）で
セットされた後、一致回路３３ｂからの信号でリセット
されるまで出力を保持し、パルス幅制御回路３３の出力
信号（ＰＯｘ）を生成する。そのパルス幅制御回路３３
の出力信号（ＰＯｘ）は、レベルシフタ回路３４を介し
て、サンプルホールド切り換え回路３５の切り換えスイ
ッチ（ＳＷ_a-1とＳＷ_a-2）のコモン端子に入力され、
レベルシフタ回路３４を介した切り換え信号（ＣＨ）に
より、選択された側のスイッチ端子から積分回路３６に
出力される。

【００３６】この実施例においては、切り換え信号（Ｃ
Ｈ）がハイレベルの時は、切り換えスイッチＳＷ_a-1が
選択され、積分回路３６のアナログスイッチＳＷ_a-3に
パルス幅制御回路３３の出力信号（ＰＯｘ）が供給さ
れ、切り換え信号（ＣＨ）がロウレベルの時は、切り換
えスイッチＳＷ_a-2が選択され、積分回路３６のアナロ
グスイッチＳＷ_a-4にパルス幅制御回路３３の出力信号
（ＰＯｘ）が供給される。

【００３７】また、この実施例では選択されたアナログ
スイッチＳＷ_a-3あるいはＳＷ_a-4のオン時間は、図５
に示すように、階調表示データ（Ｄ₁〜Ｄ_n）が、ｎビ
ットオール０（ゼロ）の場合には、取り込み信号（ＬＯ
ＡＤ）が入力されてから、最初のパルス幅制御クロック
（ＣＰＧ）のタイミングまでに設定され、またｎビット
オール１の場合には、取り込み信号（ＬＯＡＤ）が入力
されてから、１水平走査線分の走査期間の最後のパルス
幅制御クロック（ＣＰＧ）のタイミングまでに設定され
ている。

【００３８】積分回路３６のアナログスイッチＳＷ_a-3
に接続された電流制限用の抵抗素子Ｒ₁を介して充電用
容量素子Ｃ₁とサンプルホールド回路３７のホールドコ
ンデンサＣ₃に対して、あるいは、アナログスイッチＳ
Ｗ_a-4に接続された電流制限用の抵抗素子Ｒ₂を介して
充電用容量素子Ｃ₂とサンプルホールド回路３７のホー
ルドコンデンサＣ₄に対して、各アナログスイッチの一
端に入力された液晶駆動電圧（Ｖ_LCD）を、オン時間だ
け供給し、充電用容量素子Ｃ₁あるいはＣ₂とホールド
コンデンサＣ₃あるいはＣ₄に充電を行う。

【００３９】その際に、充電用容量素子Ｃ₁あるいはＣ
₂とホールドコンデンサＣ₃あるいはＣ₄のホールド電
圧は、充電電荷量で決定されるため、再現性の良いホー
ルド電圧を得るためには、充電開始直前の初期電圧値を
一定にする必要がある。本発明の実施例においては、基
準電圧に設定するため、充電用容量素子に初期電圧設定
用アナログスイッチＳＷ_a-5あるいはＳＷ_a-6を設け、
各アナログスイッチの一端に、基準電圧となる共通端子
電圧（Ｖ_COM）を入力し、切り換え信号（ＣＨ）とリセ
ット信号（ＲＳＴ）を演算した出力信号、つまり、ＡＮ
Ｄ回路３４−１とインヒビット回路３４−２を有するレ
ベルシフタ回路３４からの出力信号を、初期電圧設定用
アナログスイッチＳＷ_a-5あるいはＳＷ_a-6に供給し、
充電開始直前の充電用容量素子とホールドコンデンサの
電圧を共通端子電圧に設定している。

【００４０】サンプルホールド回路３７は、ホールドコ
ンデンサＣ₃あるいはＣ₄に蓄積されたホールド電圧を
切り換え信号（ＣＨ）に基づいて、どちらか一方を選択
し、ゲインが１に設定されたバッファＢＦ₁あるいはＢ
Ｆ₂を介して出力する。バッファアンプ回路３８は、サ
ンプルホールド回路３７の出力電圧と、レベルシフタを
介した出力信号（ＯＥ）とを、駆動能力の大きいバッフ
ァアンプＢＦ₃に供給し、出力信号（ＯＥ）がハイレベ
ルの時だけ、サンプルホールド回路３７の出力電圧を出
力端子（Ｏｘ）より外部に出力する。

【００４１】この実施例では、出力端子からの出力電圧
が、階調表示データ（Ｄ₁〜Ｄ_n）がｎビットオール０
（ゼロ）の場合には、図３に示すＶ_TH電圧が、ｎビット
オール１の場合には、図３のＶ_SAT電圧が、それぞれ出
力されるように設定されている。図７は本発明の実施例
を示す液晶表示装置の階調駆動回路の階調補正方法の説
明図である。

【００４２】第１の階調補正方法は、図７（ａ）に示す
ように、外部液晶駆動電圧を電流制限用の抵抗素子を介
して、充電用容量素子に充電する時間をパルス幅制御ク
ロック（ＣＰＧ）の時間的間隔を変調して変化させる方
法で、パルス幅制御クロック（ＣＰＧ）の時間的間隔が
狭い時は、１階調当たりの出力電圧変位量が小さく、逆
にパルス幅制御クロック（ＣＰＧ）の時間的間隔が広い
時は、１階調当たりの出力電圧変位量が大きくなること
を利用して、所望する階調補正を行うものである。

【００４３】第２の階調補正方法は、図７（ｂ）に示す
ように、外部液晶駆動電圧を電流制限用の抵抗素子を介
して、充電用容量素子に充電する際の抵抗素子と容量素
子のＣＲ時定数を選定し、第１の手法と組み合わせ階調
補正の自由度を高めたものである。これらの手法を用い
ることにより、γ補正などの階調補正も容易に行うこと
ができる。

【００４４】図８は本発明の第２実施例を示す液晶表示
装置の階調駆動回路の概略ブロック図、図９は本発明の
第２実施例を示す液晶表示装置の階調駆動回路の１出力
当たりの概略ブロック図を示す。なお、図８の各回路の
境界線を図９では点線で示しており、図９の点線で囲ま
れた回路部分は図８と対応している。シフトレジスタ回
路４１、ラインメモリ回路４２及びパルス幅制御回路４
３の構成及び動作は前述した第１実施例と同等であるた
め省略する。なお、パルス幅制御回路４３は、第１実施
例と同等にクロック数カウンタ４３ａ、一致回路４３
ｂ、フリップフロップ回路（Ｆ／Ｆ）４３ｃから構成さ
れている。

【００４５】この実施例において、パルス幅制御回路４
３の出力信号（ＰＯｘ）は、レベルシフタ回路４４を介
して、サンプルホールド切り換え回路４５の切り換えス
イッチ（ＳＷ_a-1とＳＷ_a-2）のコモン端子に入力さ
れ、レベルシフタ回路４４を介した切り換え信号（Ｃ
Ｈ）により選択された側のスイッチ端子から、サンプル
ホールド積分回路４６に出力される。

【００４６】この実施例においても、切り換え信号（Ｃ
Ｈ）がハイレベルの時は、切り換えスイッチＳＷ_a-1が
選択され、サンプルホールド積分回路４６のアナログス
イッチＳＷ_a-3にパルス幅制御回路４３の出力信号（Ｐ
Ｏｘ）が供給され、切り換え信号（ＣＨ）がロウレベル
の時は、切り換えスイッチＳＷ_a-2が選択され、サンプ
ルホールド積分回路４６のアナログスイッチＳＷ_a-4に
パルス幅制御回路４３の出力信号（ＰＯｘ）が供給され
る。

【００４７】アナログスイッチは、一般にトランジスタ
の組み合わせで構成されるため、オン状態においても抵
抗成分が存在する。この実施例においては、サンプルホ
ールド積分回路４６のアナログスイッチＳＷ_a-3及びＳ
Ｗ_a-4のオン抵抗の抵抗値を、適当な値に設定すること
により、前述した第１実施例に示した電流制限用の抵抗
素子Ｒ₁，Ｒ₂をなくしたものである。

【００４８】また、前述した第１実施例のサンプルホー
ルド回路３７のホールドコンデンサの容量値を適当な値
に設定することにより、充電用容量素子をホールドコン
デンサで代用させ、アナログスイッチＳＷ_a-3のオン抵
抗と、ホールドコンデンサＣ _H-1の容量との組み合わせ
で、あるいはアナログスイッチＳＷ_a-4のオン抵抗と、
ホールドコンデンサＣ_H-2の容量との組み合わせで積分
回路を構成している。

【００４９】サンプルホールド積分回路４６のアナログ
スイッチＳＷ_a-3に接続されたホールドコンデンサＣ
_H-1に対して、あるいはアナログスイッチＳＷ_a-4に接
続されたホールドコンデンサＣ_H-2に対して、各アナロ
グスイッチの一端に入力された液晶駆動電圧（Ｖ_LCD）
をオン時間だけ供給し、ホールドコンデンサＣ_H-1ある
いはＣ_H-2に充電を行う。

【００５０】その際に、この実施例においても基準電圧
に設定するため、ホールドコンデンサに初期電圧設定用
アナログスイッチＳＷ_a-5あるいはＳＷ_a-6を設け、各
アナログスイッチの一端に基準電圧となる共通端子電圧
（Ｖ_COM）を入力し、切り換え信号（ＣＨ）とリセット
信号（ＲＳＴ）を演算した出力信号、つまり、ＡＮＤ回
路４４−１とインヒビット回路４４−２を有するレベル
シフタ回路４４からの出力信号を初期電圧設定用のアナ
ログスイッチＳＷ_a-5あるいはＳＷ_a-6に供給し、充電
開始直前のホールドコンデンサの電圧を共通端子電圧に
設定している。

【００５１】そして、バッファアンプ回路４７では、サ
ンプルホールド積分回路４６のホールドコンデンサＣ
_H-1あるいはＣ_H-2に蓄積されたホールド電圧を、駆動
能力が大きく、ゲインが１のバッファアンプＢＦ₁ある
いはＢＦ₂に供給し、切り換え信号（ＣＨ）と出力信号
（ＯＥ）を演算した出力信号、つまり、ＡＮＤ回路４４
−３とインヒビット回路４４−４を有するレベルシフタ
回路４４からの出力信号をバッファアンプＢＦ₁あるい
はＢＦ₂に供給することにより、切り換え信号（ＣＨ）
に基づいて、どちらか一方のバッファを選択し、出力信
号（ＯＥ）がハイレベルの時だけホールド電圧を出力端
子（Ｏｘ）より外部に出力するものである。

【００５２】この実施例においても、出力端子からの出
力電圧が、階調表示データ（Ｄ₁〜Ｄ_n）がｎビットオ
ール０（ゼロ）の場合には図３に示すＶ_TH電圧が、ｎビ
ットオール１の場合には図３に示すＶ_SAT電圧が、それ
ぞれ出力されるように設定されている。第２実施例のよ
うに構成することにより、２ⁿレベルの多階調な表示が
可能で、且つ外部電源入力ライン数及びアナログスイッ
チ数が削減され、しかも上記第１実施例より更に回路構
成が単純化された、回路規模の小さい液晶表示装置の階
調駆動回路を得ることができる。

【００５３】次に、本発明の第３実施例について図面を
参照しながら詳細に説明する。この実施例の液晶表示装
置の構成は、図２に示すブロック図と同様であり、ＴＮ
液晶セルの電気光学特性図は、図３に示す図と同様であ
り、ここではその説明は省略する。図１２は本発明の第
３実施例を示す液晶表示装置の階調駆動回路の概略ブロ
ック図、図１３は本発明の第３実施例を示す液晶表示装
置の階調駆動回路の１出力当たりの概略ブロック図、図
１４は本発明の第３実施例を示す液晶表示装置の階調駆
動回路の動作タイムチャート、図１５は本発明の第３実
施例を示す液晶表示装置の階調駆動回路のパルス幅制御
回路の１出力当たりの回路図、図１６は本発明の第３実
施例を示す液晶表示装置の階調駆動回路のセレクタ回路
の１出力当たりの回路図である。なお、図１２の各回路
の境界線を図１３では点線で示しており、図１３の点線
で囲まれた回路部分は図１２と対応している。

【００５４】まず、本発明の第３実施例の液晶表示装置
の階調駆動回路の動作の概要を図１２と図１３に基づい
て説明する。図１２に示すシフトレジスタ回路５１は、
１ドット当たりｎビット（但しｎは２以上の整数）の階
調表示データ（Ｄ₁〜Ｄ_n）を、水平同期信号に同期し
たスタート信号（ＳＴＡ）のタイミングで取り込みを開
始し、シフトクロック（ＣＬＫ）のタイミングで順次蓄
積して行き、１水平走査線分（データ信号線Ｙ₁〜Ｙ _M
の数分）の階調表示データを蓄積後、取り込み信号（Ｌ
ＯＡＤ）のタイミングにより、ラインメモリ回路５２に
記憶する。

【００５５】このシフトレジスタ回路５１とラインメモ
リ回路５２が、この実施例におけるメモリ回路に相当す
る。ラインメモリ回路５２に記憶された１水平走査線分
の階調表示データの下位ｑビットは、全ドット同時にパ
ルス幅制御回路５３に入力され、パルス幅制御クロック
（ＣＰＧ）と、階調表示データの下位ｑビットの条件に
より、各ドット毎に任意の適当なパルス幅に変換され、
パルス幅制御回路５３より出力され、第２のレベルシフ
タ回路５５により、所定の電圧レベルに変換された後、
切り換え回路５７に入力され、切り換え信号（ＣＨ）の
条件で、各ドット毎に２系統設けられた積分回路５８及
びサンプルホールド回路５９のどちらか１系統を選択し
て供給される。

【００５６】一方、前記階調表示データの上位ｐビット
は、全ドット同時に第１のレベルシフタ回路５４に入力
され、所定の電圧レベルに変換された後、セレクタ回路
５６へ入力され、その階調表示データの上位ｐビットの
条件により、各ドット毎に適当な電圧レベルの液晶駆動
電圧が選択され、基準電圧Ｖ_LCD1と充電電圧Ｖ_LCD2が生
成されて、対応する積分回路５８に供給される。

【００５７】そして、パルス幅制御回路５３の出力期間
中だけ、充電電圧Ｖ_LCD2を積分回路５８及びサンプルホ
ールド回路５９に供給し、積分回路５８を介して、サン
プルホールド回路５９のホールドコンデンサに充電す
る。ここで、積分回路５８の定数は、セレクタ回路５６
で、どの電圧レベルの液晶駆動電圧が選択されても、充
電後のホールド電圧が、図３に示すＶ_TH〜Ｖ_SATの範囲
になるように設定されている。

【００５８】充電後のホールド電圧は、レベルシフタ回
路を介した出力信号（ＯＥ）のタイミングでアナログ電
圧値を示す出力として、バッファアンプ回路６０からＯ
₁〜Ｏ_mが出力される。また、図１２は階調駆動回路の
１チップを示しているので、バッファアンプ回路６０の
出力端子数ｍが、図２における１水平走査線のドットＭ
と等しい場合は、図１２の回路が１個あれば、１水平走
査線分の階調駆動電圧を出力することができる。

【００５９】しかしながら、出力端子数ｍがドット数Ｍ
より小さい場合、例えば、ｍがＭの１／１０の場合に
は、１水平走査線分の階調駆動電圧を出力するために、
図１２の回路が１０個必要になる。そして、その場合に
は、シフトレジスタ回路５１及びラインメモリ回路５２
は、１／１０ライン分の容量を有することになり、１０
個の階調駆動回路におけるシフトレジスタ回路５１に、
計１水平走査線分の階調表示データが蓄積された後に、
取り込み信号（ＬＯＡＤ）のタイミングで、１０個の階
調駆動回路におけるラインメモリ回路５２に同時に記憶
される。また、ラインメモリ回路５２からパルス幅制御
回路５３に対する入力動作も同様である。

【００６０】次に、本発明の第３実施例の階調駆動回路
の動作を図１３、図１４、図１５及び図１６に基づいて
詳細に説明する。図１３はＸ番目の１ドットに対応する
パルス幅制御回路５３からバッファアンプ６０までの回
路構成を示しており、図１４（ａ）は水平同期信号、図
１４（ｂ）はシフトレジスタ回路の動作、図１４（ｃ）
はラインメモリ回路の動作、図１４（ｄ）は取り込み信
号（ＬＯＡＤ）、図１４（ｅ）はパルス幅制御クロッ
ク、図１４（ｆ）は一致回路出力、図１４（ｇ）はパル
ス幅制御回路出力（ＰＯｘ）、図１４（ｈ）はリセット
信号（ＲＳＴ）、図１４（ｉ）はＣ₁，Ｃ₃の電圧、図
１４（ｊ）はＣ₂，Ｃ₄の電圧、図１４（ｋ）は出力信
号（ＯＥ）、図１４（ｌ）はバッファＢＦ₃の出力をそ
れぞれ示している。図１５は１ドットに対応するパルス
幅制御回路を示し、図１６は１ドットに対応するセレク
タ回路を示している。

【００６１】図１３、図１４及び図１５に示すように、
ｎ−１ラインの階調表示データが、シフトレジスタ回路
５１に蓄積され始めた時に、既にラインメモリ回路５２
に記憶されているｎ−２ラインの階調表示データの下位
ｑビットＤ₁〜Ｄ_qが、取り込み信号（ＬＯＡＤ）の立
ち上がりタイミングに合わせて、パルス幅制御回路５３
の一致回路５３ｂにＱ₁〜Ｑ_qが入力される。

【００６２】取り込み信号（ＬＯＡＤ）は、パルス幅制
御回路５３を構成するフリップフロップ回路（Ｆ／Ｆ）
５３ｃのセット端子Ｓに入力され、且つ取り込み信号
（ＬＯＡＤ）をインバータ５３−１で論理反転したもの
が、パルス幅制御クロック（ＣＰＧ）のクロック数を計
測するクロック数カウンタ５３ａのリセット端子に入力
される。

【００６３】リセットされたクロック数カウンタ５３ａ
は、パルス幅制御クロック（ＣＰＧ）の数を計測し、計
測結果ｑ₁〜ｑ_qを出力する。この計測結果ｑ₁〜ｑ_q
をインバータ５３−２で論理反転させたものを一致回路
５３ｂに入力する。一致回路５３ｂは、ラインメモリ回
路５２とクロック数カウンタ５３ａの各出力ビット間Ｑ
₁とｑ₁（反転）、Ｑ_q-1とｑ_q-1（反転）、Ｑ_qとｑ
_q（反転）とのＥＯＲ回路５３−３による排他的論理和
の結果と、パルス幅制御クロック（ＣＰＧ）とのＡＮＤ
回路５３−４による論理積より出力される信号を、パル
ス幅制御回路５３のフリップフロップ回路（Ｆ／Ｆ）５
３ｃのリセット端子Ｒに入力する。

【００６４】パルス幅制御回路５３のフリップフロップ
回路（Ｆ／Ｆ）５３ｃは、取り込み信号（ＬＯＡＤ）で
セットされた後、一致回路５３ｂからの信号でリセット
されるまで出力を保持し、パルス幅制御回路５３の出力
信号（ＰＯｘ）を生成する。パルス幅制御回路５３の出
力信号（ＰＯｘ）は、第２のレベルシフタ回路５５を介
して、切り換え回路５７の切り換えスイッチ（ＳＷ_a-1
とＳＷ_a-2）のコモン端子に入力され、第２のレベルシ
フタ回路５５を介した切り換え信号（ＣＨ）により選択
された側のスイッチ端子から積分回路５８に出力され
る。

【００６５】この実施例においては、切り換え信号（Ｃ
Ｈ）がハイレベルの時は、切り換えスイッチＳＷ_a-1が
選択され、積分回路５８のアナログスイッチＳＷ_a-3に
パルス幅制御回路５３の出力信号（ＰＯｘ）が供給さ
れ、切り換え信号（ＣＨ）がロウレベルの時は、切り換
えスイッチＳＷ_a-2が選択され、積分回路５８のアナロ
グスイッチＳＷ_a-4に、パルス幅制御回路５３の出力信
号（ＰＯｘ）が供給される。

【００６６】また、この実施例では選択されたアナログ
スイッチＳＷ_a-3あるいはＳＷ_a-4のオン時間は、階調
表示データの下位ｑビット（Ｄ₁〜Ｄ_q）がｑビットオ
ール０（ゼロ）の場合には、取り込み信号（ＬＯＡＤ）
が入力されてから、最初のパルス幅制御クロック（ＣＰ
Ｇ）のタイミングまでに設定され、またｑビットオール
１の場合には、取り込み信号（ＬＯＡＤ）が入力されて
から、１水平走査線分の走査期間の最後のパルス幅制御
クロック（ＣＰＧ）のタイミングまでに設定されてい
る。

【００６７】一方、前記階調表示データの上位ｐビット
は、全ドット同時に図１２に示す第１のレベルシフタ回
路５４に入力され、所定の電圧レベルに変換された後、
図１６に示すセレクタ回路５６へ入力される。階調表示
データの上位ｐビットのデータは、デコーダ回路等で構
成された電圧セレクタ回路５６ａに供給され、ｐビット
の階調表示データの重み付けに基づいて２^p本の出力線
の内の１本の出力線上にデータ出力が行われ、電圧セレ
クタ回路５６ａで選択された出力線に接続されるアナロ
グスイッチ５６ｂだけをオン状態とし、アナログスイッ
チ５６ｂに接続される２^p本の液晶駆動電圧の内から、
それぞれ１つずつの液晶駆動電圧が基準電圧Ｖ_LCD1及び
充電電圧Ｖ_LCD2として選択されて、積分回路５８に供給
される。

【００６８】この際に充電電圧Ｖ_LCD2は基準電圧Ｖ_LCD1
より１レベル分だけ高い電圧に設定されている。積分回
路５８のアナログスイッチＳＷ_a-3に接続された電流制
限用の抵抗素子Ｒ₁を介して、充電用容量素子Ｃ₁とサ
ンプルホールド回路５９のホールドコンデンサＣ₃に対
して、あるいは、アナログスイッチＳＷ_a-4に接続され
た電流制限用の抵抗素子Ｒ₂を介して、充電用容量素子
Ｃ₂とサンプルホールド回路５９のホールドコンデンサ
Ｃ₄に対して、各アナログスイッチの一端に入力された
充電電圧Ｖ_LCD2をオン時間だけ供給し、充電用容量素子
Ｃ₁あるいはＣ₂とホールドコンデンサＣ₃あるいはＣ
₄に充電を行う。

【００６９】その際に、充電用容量素子Ｃ₁あるいはＣ
₂とホールドコンデンサＣ₃あるいはＣ₄のホールド電
圧は、充電電荷量で決定されるため、再現性の良いホー
ルド電圧を得るためには、充電開始直前の初期電圧値を
一定にする必要がある。この実施例においては一定の基
準電圧に設定するため、充電用容量素子に初期電圧設定
用アナログスイッチＳＷ_a-5あるいはＳＷ_a-6を設け、
各アナログスイッチの一端に、基準電圧となる共通端子
電圧Ｖ_LCD1を入力し、切り換え信号（ＣＨ）とリセット
信号（ＲＳＴ）を演算した出力信号、つまり、ＡＮＤ回
路５５−１とインヒビット回路５５−２を有するレベル
シフタ回路５５の出力信号を初期電圧設定用アナログス
イッチＳＷ_a-5あるいはＳＷ_a-6に供給し、充電開始直
前の充電用容量素子とホールドコンデンサの電圧を初期
電圧として基準電圧Ｖ_LCD1に設定している。

【００７０】以上の過程により、前記階調データの上位
ｐビットの重み付けにより選択された基準電圧Ｖ
_LCD1と、共通端子電圧Ｖ_COMとの電位差によりＶ₃が設
定され、前記階調データの下位ｑビットの重み付けに応
じたパルス幅信号により変換された電圧Ｖ₁及びＶ₂を
加算した電圧が生成される。サンプルホールド回路５９
は、ホールドコンデンサＣ₃あるいはＣ₄に蓄積された
ホールド電圧を切り換え信号（ＣＨ）に基づいて、どち
らか一方を選択し、ゲインが１に設定されたバッファＢ
Ｆ₁あるいはＢＦ₂を介して出力する。

【００７１】バッファアンプ回路６０は、サンプルホー
ルド回路５９の出力電圧と、レベルシフタを介した出力
信号（ＯＥ）とを、駆動能力の大きいバッファアンプＢ
Ｆ₃に供給し、出力信号（ＯＥ）がハイレベルの時だ
け、サンプルホールド回路５９の出力電圧を出力端子
（Ｏｘ）より外部に出力する。この実施例では、出力端
子からの出力電圧が、階調表示データ（Ｄ₁〜Ｄ_n）が
ｎビットオール０（ゼロ）の場合には、図３に示すＶ_TH
電圧が、ｎビットオール１の場合には、図３に示すＶ
_SAT電圧が、それぞれ出力されるように設定されてい
る。

【００７２】この実施例における液晶表示装置の階調駆
動回路の階調補正方法も、前記した図７と同様であるの
で、ここでは説明は省略する。上記したように構成する
ことにより、２ⁿレベルの多階調な表示が可能で、且つ
外部電源入力ライン数及びアナログスイッチ数の削減さ
れた液晶表示装置の階調駆動回路を得ることができる。

【００７３】図１７は本発明の第４実施例を示す液晶表
示装置の階調駆動回路の概略ブロック図、図１８は本発
明の第４実施例を示す液晶表示装置の階調駆動回路の１
出力当たりの概略ブロック図である。なお、図１７の各
回路の境界線を図１８では点線で示しており、図１８の
点線で囲まれた回路部分は図１７と対応している。ま
ず、本発明の第４実施例を示す液晶表示装置の階調駆動
回路の概要を図１７と図１８に基づいて説明する。

【００７４】図１２の第３実施例と同様に、図１７に示
すシフトレジスタ回路６１は、１ドット当たりｎビット
（但しｎは２以上の整数）の階調表示データ（Ｄ₁〜Ｄ
_n）を、水平同期信号に同期したスタート信号（ＳＴ
Ａ）のタイミングで取り込みを開始し、シフトクロック
（ＣＬＫ）のタイミングで順次蓄積して行き、１水平走
査線分（データ信号線Ｙ₁〜Ｙ_Mの数分）の階調表示デ
ータを蓄積後、取り込み信号（ＬＯＡＤ）のタイミング
により、ラインメモリ回路６２に記憶する。

【００７５】このシフトレジスタ回路６１とラインメモ
リ回路６２が、この実施例におけるラインメモリ回路に
相当する。ラインメモリ回路６２に記憶された１水平走
査線分の階調表示データの下位ｑビットは、全ドット同
時にパルス幅制御回路６３に入力され、パルス幅制御ク
ロック（ＣＰＧ）と該階調表示データの下位ｑビットの
条件により、各ドット毎に任意の適当なパルス幅に変換
されて、パルス幅制御回路６３より出力され、第２のレ
ベルシフタ回路６５により、所定の電圧レベルに変換さ
れた後、切り換え回路６７に入力され、切り換え信号
（ＣＨ）の条件で、各ドット毎に２系統設けられたサン
プルホールド積分回路６８のどちらか１系統を選択して
供給される。

【００７６】一方、前記階調表示データの上位ｐビット
は、全ドット同時に第１のレベルシフタ回路６４に入力
され、所定の電圧レベルに変換された後、セレクタ回路
６６へ入力され、該階調表示データの上位ｐビットの条
件により、各ドット毎に適当な電圧レベルの液晶駆動電
圧が選択され、基準電圧Ｖ_LCD1と充電電圧Ｖ_LCD2が生成
されて、対応するサンプルホールド積分回路６８に供給
される。

【００７７】そして、パルス幅制御回路６３の出力期間
中だけ充電電圧Ｖ_LCD2をサンプルホールド積分回路６８
に供給し、ホールドコンデンサに充電する。ここで、サ
ンプルホールド積分回路６８の定数は、セレクタ回路６
６で、どの電圧レベルの液晶駆動電圧が選択されても、
充電後のホールド電圧が図３に示すＶ_TH〜Ｖ_SAT電圧の
範囲になるように設定されている。

【００７８】充電後のホールド電圧は、レベルシフタ回
路を介した出力信号（ＯＥ）のタイミングでアナログ電
圧値を示す出力として、バッファアンプ回路６９からＯ
₁〜Ｏ_mが出力される。また、図１７は階調駆動回路の
１チップを示しているので、バッファアンプ回路６９の
出力端子数ｍが、図２における１水平走査線のドット数
Ｍと等しい場合は、図１７の回路が１個あれば、１水平
走査線分の階調駆動電圧を出力することができる。

【００７９】しかしながら、出力端子数ｍがドット数Ｍ
より小さい場合、例えば、ｍがＭの１／１０の場合に
は、１水平走査線分の階調駆動電圧を出力するために、
図１７に示す回路が１０個必要になる。そして、その場
合には、シフトレジスタ回路６１及びラインメモリ回路
６２は、１／１０ライン分の容量を有することになり、
１０個の階調駆動回路におけるシフトレジスタ回路６１
に、計１水平走査線分の階調表示データが蓄積された後
に、取り込み信号（ＬＯＡＤ）のタイミングで、１０個
の階調駆動回路におけるラインメモリ回路６２に同時に
記憶される。また、ラインメモリ回路６２からパルス幅
制御回路６３に対する入力動作も同様である。

【００８０】次に、本発明の第４実施例の液晶表示装置
の階調駆動回路の動作を図１８と図１４とに基づいて詳
細に説明する。図１８は、Ｘ番目の１ドットに対応する
パルス幅制御回路６３からバッファアンプ回路６９まで
の回路構成を示している。シフトレジスタ回路６１、ラ
インメモリ回路６２及びパルス幅制御回路６３及びセレ
クタ回路６６の構成及び動作は前述したものと同等であ
るため省略する。なお、パルス幅制御回路６３は、第１
実施例と同様に、クロック数カウンタ６３ａ、一致回路
６３ｂ、フリップフロップ回路（Ｆ／Ｆ）６３ｃから構
成されている。

【００８１】パルス幅制御回路６３の出力信号（ＰＯ
ｘ）は、第２のレベルシフタ回路６５を介して、切り換
え回路６７の切り換えスイッチ（ＳＷ_a-1とＳＷ_a-2）
のコモン端子に入力され、第２のレベルシフタ回路６５
を介した切り換え信号（ＣＨ）により選択された側のス
イッチ端子から、サンプルホールド積分回路６８に出力
される。

【００８２】この実施例においても、切り換え信号（Ｃ
Ｈ）がハイレベルの時は、切り換えスイッチＳＷ_a-1が
選択され、サンプルホールド積分回路６８のアナログス
イッチＳＷ_a-3にパルス幅制御回路６３の出力信号（Ｐ
Ｏｘ）が供給され、切り換え信号（ＣＨ）がロウレベル
の時は、切り換えスイッチＳＷ_a-2が選択され、サンプ
ルホールド積分回路６８のアナログスイッチＳＷ_a-4に
パルス幅制御回路６３の出力信号（ＰＯｘ）が供給され
る。

【００８３】アナログスイッチは、一般にトランジスタ
の組み合わせで構成されるため、オン状態においても抵
抗成分が存在する。この実施例においては、サンプルホ
ールド積分回路６８のアナログスイッチＳＷ_a-3及びＳ
Ｗ_a-4のオン抵抗の抵抗値を適当な値に設定することに
より、前述した実施例に示した電流制限用の抵抗素子を
なくしたものである。

【００８４】サンプルホールド積分回路６８のアナログ
スイッチＳＷ_a-3に接続された充電用容量素子Ｃ₁とホ
ールドコンデンサＣ₃に対して、あるいは、アナログス
イッチＳＷ_a-4に接続された充電用容量素子Ｃ₂とホー
ルドコンデンサＣ₄に対して、各アナログスイッチの一
端に入力された充電電圧Ｖ_LCD2をオン時間だけ供給し、
充電用容量素子Ｃ₁あるいはＣ₂とホールドコンデンサ
Ｃ₃あるいはＣ₄に充電を行う。

【００８５】その際に、この実施例においても、基準電
圧に設定するため、充電用容量素子Ｃ₁あるいはＣ₂と
ホールドコンデンサＣ₃あるいはＣ₄に、初期電圧設定
用アナログスイッチＳＷ_a-5あるいはＳＷ_a-6を設け、
各アナログスイッチの一端に基準電圧Ｖ_LCD1を入力し、
切り換え信号（ＣＨ）とリセット信号（ＲＳＴ）を演算
した出力信号、つまり、ＡＮＤ回路６５−１とインヒビ
ット回路６５−２とを有するレベルシフタ回路６５の出
力信号を、初期電圧設定用のアナログスイッチＳＷ_a-5
あるいはＳＷ_a-6に供給し、充電開始直前のホールドコ
ンデンサの電圧を初期電圧Ｖ_LCD1に設定している。

【００８６】以上の過程により、前記階調データの上位
ｐビットの重み付けにより選択された基準電圧Ｖ
_LCD1と、共通端子電圧Ｖ_COMとの電位差により、Ｖ₃が
設定され、前記階調データの下位ｑビットの重み付けに
応じたパルス幅信号により変換された電圧Ｖ₁及びＶ₂
を加算した電圧が生成される。そして、バッファアンプ
回路６９では、サンプルホールド積分回路６８のホール
ドコンデンサＣ₃あるいはＣ₄に蓄積されたホールド電
圧を、能力駆動が大きくゲインが１のバッファアンプＢ
Ｆ₁あるいはＢＦ₂に供給し、切り換え信号（ＣＨ）と
出力信号（ＯＥ）を演算した出力信号、つまり、ＡＮＤ
回路６５−３とインヒビット回路６５−４とを有するレ
ベルシフタ回路６５を有するレベルシフタ回路６５の出
力信号をバッファアンプＢＦ₁あるいはＢＦ₂に供給す
ることにより、切り換え信号（ＣＨ）に基づいて、どち
らか一方のバッファを選択し、出力信号（ＯＥ）がハイ
レベルの時だけ、ホールド電圧を出力端子（Ｏｘ）より
外部に出力する。

【００８７】この実施例においても、出力端子からの出
力電圧が、階調表示データ（Ｄ₁〜Ｄ_n）がｎビットオ
ール０（ゼロ）の場合には、図３に示すＶ_TH電圧が、ｎ
ビットオール１の場合には、図３に示すＶ_SAT電圧が、
それぞれ出力されるように設定されている。この第４実
施例のように構成することにより、２ⁿレベルの多階調
な表示が可能で、且つ外部電源入力ライン数及びアナロ
グスイッチ数が削減され、しかも上記第３実施例より更
に回路構成が単純化された、回路規模の小さい液晶表示
装置の階調駆動回路を得ることができる。

【００８８】また、本発明の上記液晶表示装置の階調駆
動回路を、図２に示すように、これにより駆動される液
晶パネル２１のデータ信号線に出力することにより、高
品質の液晶表示装置を得ることができる。なお、本発明
は上記実施例に限定されるものではなく、本発明の趣旨
に基づいて種々の変形が可能であり、これらを本発明の
範囲から排除するものではない。

【００８９】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、上記のように構成したので、２ⁿレベルの多階
調な表示を行うことができ、かつ外部電源入力ライン数
及びアナログスイッチ数の低減を図ることができる。

【００９０】したがって、表示品質のよい、低コストの
液晶表示装置の階調駆動回路及びその表示装置を得るこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す液晶表示装置の階調
駆動回路の概略ブロック図である。

【図２】本発明の実施例を示す階調駆動回路を備えた液
晶表示装置の概略ブロック図である。

【図３】ＴＮ液晶セルの電気光学特性図である。

【図４】本発明の第１実施例を示す液晶表示装置の階調
駆動回路の１出力当たりの概略ブロック図である。

【図５】本発明の第１実施例を示す液晶表示装置の階調
駆動回路の動作タイムチャートである。

【図６】本発明の第１実施例を示す液晶表示装置の階調
駆動回路のパルス幅制御回路の１出力当たりの回路図で
ある。

【図７】本発明の実施例を示す液晶表示装置の階調駆動
回路の階調補正方法の説明図である。

【図８】本発明の第２実施例を示す液晶表示装置の階調
駆動回路の概略ブロック図である。

【図９】本発明の第２実施例を示す液晶表示装置の階調
駆動回路の１出力当たりの概略ブロック図である。

【図１０】従来の液晶表示装置の回路構成を示す図であ
る。

【図１１】従来の液晶表示装置の階調駆動回路を示すブ
ロック図である。

【図１２】本発明の第３実施例を示す液晶表示装置の階
調駆動回路の概略ブロック図である。

【図１３】本発明の第３実施例を示す液晶表示装置の階
調駆動回路の１出力当たりの概略ブロック図である。

【図１４】本発明の第３実施例を示す液晶表示装置の階
調駆動回路の動作タイムチャートである。

【図１５】本発明の第３実施例を示す液晶表示装置の階
調駆動回路のパルス幅制御回路の１出力当たりの回路図
である。

【図１６】本発明の第３実施例を示す液晶表示装置の階
調駆動回路のセレクタ回路の１出力当たりの回路図であ
る。

【図１７】本発明の第４実施例を示す液晶表示装置の階
調駆動回路の概略ブロック図である。

【図１８】本発明の第４実施例を示す液晶表示装置の階
調駆動回路の１出力当たりの概略ブロック図である。

【符号の説明】２１液晶パネル２２走査回路２３階調駆動回路２４ＬＣＤ制御部３１，４１，５１，６１シフトレジスタ回路３２，４２，５２，６２ラインメモリ回路３３，４３，５３，６３パルス幅制御回路３３ａ，４３ａ，５３ａ，６３ａクロック数カウン
タ３３ｂ，４３ｂ，５３ｂ，６３ｂ一致回路３３ｃ，４３ｃ，５３ｃ，６３ｃフリップフロップ
回路（Ｆ／Ｆ）３３−１，３３−２，５３−１，５３−２インバー
タ３３−３，５３−３ＥＯＲ回路３３−４，３４−１，４４−１，４４−３，５３−４，
５５−１，６５−１，６５−３ＡＮＤ回路３４，４４レベルシフタ回路３４−２，４４−２，４４−４，５５−２，６５−２，
６５−４インヒビット回路３５，４５サンプルホールド切り換え回路３６，５８積分回路３７，５９サンプルホールド回路３８，４７，６０，６９バッファアンプ回路４６，６８サンプルホールド積分回路５４，６４第１のレベルシフタ回路５５，６５第２のレベルシフタ回路５６，６６セレクタ回路５６ａ電圧セレクタ回路５６ｂアナログスイッチ５７，６７切り換え回路

Claims

【特許請求の範囲】

【請求項１】電圧変調駆動法により、各表示画素を２
ⁿレベル（但しｎは２以上の整数）で階調表示を行う液
晶表示装置の階調駆動回路において、（ａ）１表示画素
に対してｎビットの階調表示データを所定表示画素数分
記憶した後、同時に出力するメモリ回路と、（ｂ）該メ
モリ回路に記憶された階調表示データをその階調表示レ
ベルに応じた時間幅を有するパルスに変換するパルス幅
制御回路と、（ｃ）該パルス幅制御回路の出力時間幅に
基づいて蓄積電圧を設定する積分回路と、（ｄ）前記蓄
積電圧をサンプルホールドするサンプルホールド回路と
を備えることを特徴とする液晶表示装置の階調駆動回
路。
【請求項２】前記パルス幅制御回路は、階調表示デー
タの各ビットとパルス幅制御クロックの計数値とを比較
し、その一致を検出して階調表示レベルに応じた時間幅
のパルスを出力することを特徴とする請求項１記載の液
晶表示装置の階調駆動回路。
【請求項３】前記パルス幅制御クロックのパルス間隔
を階調補正特性に応じて変調することを特徴とする請求
項２記載の液晶表示装置の階調駆動回路。
【請求項４】前記積分回路は、階調表示データに応じ
た時間幅だけを書き込み電源電圧を供給するアナログス
イッチと、該アナログスイッチに対して電流制限用の素
子を電気的に直列に、充電用の素子を電気的に並列にそ
れぞれ接続して設け、充電用の素子に蓄積された電圧を
サンプルホールドすることを特徴とする請求項１記載の
液晶表示装置の階調駆動回路。
【請求項５】前記電流制限用の素子と充電用の素子に
より決定される充電時の時定数を階調補正特性に応じて
設定することを特徴とする請求項４記載の液晶表示装置
の階調駆動回路。
【請求項６】前記サンプルホールド回路は、電圧を蓄
積するためのホールドコンデンサと、該ホールドコンデ
ンサの蓄積電圧を出力するためのバッファアンプとから
構成されることを特徴とする請求項１記載の液晶表示装
置の階調駆動回路。
【請求項７】前記積分回路の電流制限用の素子とし
て、書き込み電源電圧を供給するアナログスイッチのオ
ン状態の抵抗成分を、充電用の素子としてサンプルホー
ルド回路のホールドコンデンサの容量成分をそれぞれ併
用することを特徴とする請求項１記載の液晶表示装置の
階調駆動回路。
【請求項８】前記蓄積電圧を取り込む直前に、積分回
路の充電用の素子あるいはサンプルホールド回路のホー
ルドコンデンサに蓄積された電圧を、基準電圧に設定す
るためのアナログスイッチを設けることを特徴とする請
求項１記載の液晶表示装置の階調駆動回路。
【請求項９】電圧変調駆動法により、各表示画素を２
ⁿレベル（但しｎは２以上の整数）で階調表示を行う液
晶表示装置の階調駆動回路において、（ａ）各表示画素
に対してｎビットの階調表示データを所定表示画素数分
記憶した後、同時に出力するメモリ回路と、（ｂ）該メ
モリ回路に記憶された各表示画素のｎビットの階調表示
データの上位ｐビットの重み付けに応じた基準電圧レベ
ル及び充電電圧レベルの電源を複数の電圧レベルに設定
された電源群より選択するセレクタ回路と、（ｃ）前記
メモリ回路に記憶された各表示画素のｎビットの階調表
示データの下位ｑビットの重み付けに応じた時間幅を有
するパルスに変換するパルス幅制御回路と、（ｄ）前記
セレクタ回路で選択された基準電圧レベルの電源を初期
電圧として供給し、前記パルス幅制御回路の出力時間幅
に基づいて、前記セレクタ回路で選択された充電電圧レ
ベルの電源を供給し、蓄積電圧を設定する積分回路と、
（ｅ）前記蓄積電圧をサンプルホールドするサンプルホ
ールド回路とを備えることを特徴とする液晶表示装置の
階調駆動回路。
【請求項１０】前記セレクタ回路は、異なる複数の電
圧レベルに設定された個々の電源にアナログスイッチを
設け、前記メモリ回路に記憶された各表示画素のｎビッ
トの階調表示データの上位ｐビットの重み付けに応じた
基準電圧レベル及び充電電圧レベルの電源にそれぞれ設
けられたアナログスイッチをそれぞれ選択することを特
徴とする請求項９記載の液晶表示装置の階調駆動回路。
【請求項１１】前記パルス幅制御回路は、前記メモリ
回路に記憶された各表示画素のｎビットの階調表示デー
タの下位ｑビットの重み付けとパルス幅制御クロックの
計数値とを比較し、その一致を検出して階調表示レベル
に応じた時間幅のパルスを出力することを特徴とする請
求項９記載の液晶表示装置の階調駆動回路。
【請求項１２】前記パルス幅制御クロックのパルス間
隔を階調補正特性に応じて変調することを特徴とする請
求項１１記載の液晶表示装置の階調駆動回路。
【請求項１３】前記積分回路は、蓄積電圧を取り込む
直前に積分回路の充電用の素子あるいはサンプルホール
ド回路のホールドコンデンサに蓄積された電圧を、初期
電圧に設定するための基準電圧レベルの電源を供給する
アナログスイッチを設け、前記メモリ回路に記憶された
各表示画素のｎビットの階調表示データの下位ｑビット
の重み付けに応じた時間幅だけ充電電圧レベルの電源を
供給するアナログスイッチと、該アナログスイッチに対
して電流制限用の素子を電気的に直列に、充電用の素子
を電気的に並列にそれぞれ接続して設け、充電用の素子
に蓄積された電圧をサンプルホールドすることを特徴と
する請求項９記載の液晶表示装置の階調駆動回路。
【請求項１４】前記電流制限用の素子と充電用の素子
により決定される充電時の時定数を階調補正特性に応じ
て設定することを特徴とする請求項１３記載の液晶表示
装置の階調駆動回路。
【請求項１５】前記サンプルホールド回路は、電圧を
蓄積するためのホールドコンデンサと、該ホールドコン
デンサの蓄積電圧を出力するためのバッファアンプとか
ら構成されることを特徴とする請求項９記載の液晶表示
装置の階調駆動回路。
【請求項１６】前記積分回路の電流制限用の素子とし
て、前記メモリ回路に記憶された各表示画素のｎビット
の階調表示データの下位ｑビットの重み付けに応じた時
間幅だけ充電電圧レベルの電源を供給するアナログスイ
ッチのオン状態の抵抗成分を併用することを特徴とする
請求項１３記載の液晶表示装置の階調駆動回路。
【請求項１７】請求項１又は９記載の液晶表示装置の
階調駆動回路と、これにより駆動される液晶パネルとを
備えた液晶表示装置。