JPH02128597A - 電力プラントモニタ用高速伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ｌ〔発明の目的〕 （産業上の利用分野） 本発明は電力産業設備の監視や制御のために使用される
電力プラントモニタ用高速伝送装置に関する。

（従来の技術） 従来より電力プラントモニタはマンマシンとしてオペレ
ータ室に設置され、一方表示データを収集する中央演算
装置とは遠隔に設置され、この両装置間はシ、リアル伝
送ラインで接続される。近年の電力プラントの巨大化、
複雑化、マンマシン性の向上のためモニタ情報の多量化
および高速応答性が求められ、従来の比較的低速なシリ
アル伝送レートでは対応が難しくなってきた、一方通話
手段（プロトコル）は容易な無手順が用いられているこ
とが多く、ハードウェアが高速化されても通信手段上の
ソフトウェアの互換性は維持されることが望まれている
。

このような背景において、通常、無手順における高速伝
送の場合、マルチプロセサにより実現される事が多い。

これは第４図で示す様に中央演算装置１からのデータを
受けるデータ受信ユニットＡとデータの解析及び実行を
行なうデータ処理ユニットＢとを持ち、それぞれのユニ
ットは個々にＣＰＵ５，７を搭載しており、またデータ
は共有メモリ６を介してデータ受信ユニットＡからデー
タ処理ユニットＢへと送られる。データ受信ユニットＡ
内では共有メモリ６と同じ大きさのローカルメモリ８を
持ち、はぼＤＭＡ３に対してローカルメモリサイズ分を
受信カウント数とセットし、また、データ格納アドレス
もセットする（第５図５１、５２）。そして動作開始コ
マンド発行後、中央演算装置１からのデータ送信を禁止
しているビジー信号ｄの解除を行なう（第５図５３．５
４）。この時点からローカルメモリ８が一杯になるまで
ＣＰＵ５は待ち状態となる（第５図５５）。

中央演算装置１から送信されるデータがデータ受信回路
２、ＤＭＡ３を経由しローカルメモリ８内を一杯にする
と、ＤＭＡ３はバッファフル信号ＣにてＣＰＵ５へ受信
が終了した事を知らせる。

ローカルメモリ８が一杯になると受信データの格納すべ
き場所がないためＣＰＵ５は中央演算装置１に対してデ
ータの送信をストップさせるべく、データライン制御回
路４よりビジー信号ｄを出力する。（第５図５５．５６
）。次にローカルメモリ８より共有メモリ６に受信した
データを渡すため、共有メモリ６にデータが存在するか
非かを示すフラグ、バッフ空フラグのチエツクを行なう
。この場合、“Ｔ　ＲＵ　Ｅ　”なら共用メモリ６内に
データは存在しない。ＦＡＬＳＥ”なら共有メモリ６内
にデータが存在する。通常、ＣＰＵ５はＴＲＵＥつまり
共有メモリ６が空になるまで待ち、空になるとローカル
メモリ８内のデータを共有メモリ６へ移し、バッファ空
フラグを”　Ｆ　Ａ　Ｌ　Ｓ　Ｅ　”とする（第５図５
７．５８．５９）。そして、再度、ＤＭＡ３に各パラメ
ータをセットし受信待ちとなる。これに対してデータ処
理ユニットＢ内では共有メモリ６に対して読み出し要求
があると、まず共有メモリ６にデータが存在するか非か
を示すフラグ、バッファ空フラグのチエツクを行ない、
”　Ｔ　ＲＵＥ　１１の場合、つまり共有メモリ６にデ
ータが存在しない時はＣＰＵ７は待ち状態となり、共有
メモリ６にデータが格納されるまで待つ（第５図６０）
。

“’　Ｆ　Ａ　Ｌ　Ｓ　Ｅ　”の場合、つまり共有メモ
リ６にデータが存在する時はデータを取り出すが、デー
タ数が読み出し要求のデータ数に満たない場合は、バッ
ファ空フラグを”　Ｔ　ＲＵ　Ｅ　”として、ＣＰＵ７
は再度待ち状態へと移る（第５図６１．６２．６３）。

そしてデータが共有メモリ６に新しく格納されれば不足
分のデータを取り出して読み出し要求は終了となる。

（発明が解決しようとする課題） 以上の様な動作概要にて無手順における高速伝送装置の
実現を行なっているわけであるが以下の様な問題も生じ
る。

マルチプロセサによる共有メモリアクセスの為、バス調
停など回路が複雑になりがちである。

しいてはコストアップとなる。また、これによりソフト
ウェアも同じ事が言えるが、さらに受信ユニットと処理
ユニットを組み合わせた時、問題が発生すればマルチプ
ロセサのため、２台のデバッグツールを必要とする。つ
まりソフトウェアのデバッグに多大の時間と費用を費や
す可能性がある。

また、シングルプロセサにより回路構成を以上の様な理
由で実現したいが、割込みにてバッファが一杯になった
ことをＣＰＵが検出する構成としたときＣＰＵが割込み
禁止区内の処理中、受信バッファが一杯になっても割込
み禁止の割込みにてＣＰＵは知るができない。従って中
央演算装置からのデータを止める事が不可能であり、デ
ータ欠けなどの原因となり、高速伝達の実現は困難であ
る。

〔発明の構成〕

（課題を解決するための手段） 本発明においては、中央演算装置よりデータを受けるデ
ータ受信回路と、受信したデータをＣＰＵの負担になら
ずメモリへ格納可能なＤＭＡと、中央演算装置からのデ
ータ送信の是非を決定するデータライン制御回路と、中
央演算装置より受信したデータを格納するメモリと、こ
れらを制御するＣＰＵとを備え、またＤＭＡにはメモリ
容量オバーを示すバッファフル信号を発生する機能を有
し、このバッファフル信号を中央演算装置からのデータ
送信を禁止するビジー信号として中央演算装置へ出力す
ることによりＣＰＵを介在することなしにデータ送信を
スイツプさせることを特徴とする。

（作　用） これにより、ＣＰＵを１つとして、受信ユニット及び処
理ユニット双方の制御を行なうもので、ハードウェア及
びソフトウェアの簡略化そして開発ツールの最小限の利
用により、よりコストをおさえるような無手順による高
速伝送装置を提供することができる。

（実施例〉 第１図は本発明の一実施例を示ずブロック構成図である
。第１図において１はデータを本装置に対して送信する
中央演算装置、２はシリアルブタをパラレルデータに変
換するデータ受信回路、３は受信したデータをＣＰＵを
介さないで直接メモリに格納するＤＭＡ、４は外部装置
からの送信データの許可／禁止の制御を行なうデータラ
イン制御回路、５は全ての回路に対してコマンドなどを
発行するためのＣＰＵ、６は受信したデータを格納する
メモリ、ａはシリアルにて送られてくるデータライン（
通常、Ｒ３４２２を使用）、ｂは１バイト受信した事を
知らせるデータ受信信号、Ｃは要求したデータ数分、受
信が行われると発行するバッファフル信号、ｄは外部装
置から送信データを止めるためのビジー信号である。

以上の構成により無手順による高速伝送として大量のデ
ータがどのように取り込まれ処理されるかの動作を説明
する。

はじめにＣＰＵ４によりＤＭＡ３からのバッファフル信
号Ｃにて起動する割込みハンドラ及び割込みタスクの設
定を行なう（第２図２１．２２）。そしてＤＭＡ３に対
しては受信すべきデータ数及びデータ格納アドレスのセ
ットを行ない（第２図２３゜２４）、動作開始コマンド
を発行する。また初期状態にては中央演算装置１からの
データ送信を禁止するため、ビジー信号ｄが出力された
状態になっている。従ってデー、タライン制御回路４に
対してビジー信号解除指令を出し中央演算装置１からの
送信を許可とする（第２図２６）。

これにより、中央演算装置１よりシリアルデータライン
ａにて送られるデータは、ＣＰＵ５を介さないでＤＭＡ
３により直接、メモリ６に格納することが可能であり、
この間ＣＰＵ５は他の処理が行なえるわけであるが、通
常はすでに受信されてメモリ６に存在するデータを取り
出し、解析。

実行して行く（第３図）。この時、中央演算装置１から
送信されるデータがデータ受信回路２、ＤＭＡ３を経由
しメモリ６を一杯にしたとする。つまりＤＭＡ３に設定
しておく受信すべきデータ数はメモリ６のサイズ分のこ
とであり、このメモリ６が一杯になると、ＤＭＡ３より
バッファフル信号Ｃが出力される。この信号によりデー
タライン制御回路４はビジー信号ｄを出力し中央演算装
置１から送信するデータをストップする。さらにこの信
号は割込みラインとしてＣＰＵ５とも接続されており、
メモリ６が一杯になったことを割込み信号で知ると、割
込みタスク内でまず受信データを他のメモリへ移しく第
２図２７〉、再度、ＤＭＡ３に対して受信カウント数及
び受信格納アドレスの設定を行ない、動作開始コマンド
を発行する。

この場合、受信格納アドレスの値を前回設定したものと
異った値にすることによりダブル・バッファの構成が可
能となる。そしてビジー信号ｄを解除することで再度、
受信が可能となる。

以上の様に、ＤＭＡのバラフッフル信号を利用してビジ
ー信号を制御すると言うことは、ＣＰＵに無関係に行な
えるため、ＣＰＵが割込み禁止区内の処理中においても
、バッファが一杯になると即送信データをストップさせ
ることが可能であり、データ欠けにはならない。従って
高速伝送も１つのＣＰＵにて実現可能となる。また、以
上に加えダブル・バッファ構成にすれば一方のバッファ
をＣＰＵが処理、もう一方のバッフ１は受信データ格納
用となり、ざらにＣＰＬＪの稼動率をアップすることか
可能となる。

〔発明の効果〕

以上説明してきたように本発明により、１つのＣＰＵの
総括制御下で従来より用いられている簡易な通信手段（
プロトコル）を維持しながら、高速通信を可能とするこ
とができるため、モニタ機能向上をはかりながらもシス
テム設計、中央演算装置側ソフト設計を容易とし、モニ
タ装置単体のコストも低減できる。また、ユーザからの
要求があればモニタ装置以外にも本発明の適用は可能で
ある。

【図面の簡単な説明】

第１図は本発明の電力プラントモニタ用高速伝送装置を
示す構成図、第２図に）は本発明の初期化を示すフロー
チャート、第２図０は割込みタスク示す構成図、第５図
に）は、データ受信ユニットの処理を示すフローチｐ−
１〜、第５図０はデータ処理ユニットの処理を示すフロ
ーチャートである。 １・・・中央演算装置 ２・・・データ受信回路 ３・・・ＤＭＡ ４・・・データライン制御回路 ５・・・データ受信ユニットＣＰＵ ６・・・共有メモリ ７・・・データ処理ユニットＣＰＵ ８・・・ローカルメモリ 代理人　弁理士　則　近　憲　佑 同　　　　第子丸　　　健 動部４ヒ 割込みタス７ （Ａ） （Ｂ） 第 図 Ａ常ＣＰＩ、／刈理 第 図 テ′＝り９係ユニット テ′＝タ刈理ユニット

Claims (1)

【特許請求の範囲】
1. 中央演算装置と遠隔に設置される電力プラントモニタ装
   置において、前記中央演算装置よりデータを受けるデー
   タ受信回路と、受信したデータをＣＰＵの負担にならず
   メモリへ格納可能なＤＭＡと、前記中央演算装置からの
   データ送信の是非を決定するデータライン制御回路と、
   前記中央演算装置より受信したデータを格納するメモリ
   と、これらを制御するＣＰＵとを備え、またＤＭＡには
   、メモリ容量オーバーを示すバッファフル信号を発生す
   る機能を有し、このバッファフル信号を中央演算装置か
   らのデータ送信を禁止するビジー信号として中央演算装
   置へ出力することにより、前記ＣＰＵを介在することな
   しにデータ送信をストップさせることを特徴とする電力
   プラントモニタ用高速伝送装置。