JPH0212832A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JPH0212832A JPH0212832A JP16321688A JP16321688A JPH0212832A JP H0212832 A JPH0212832 A JP H0212832A JP 16321688 A JP16321688 A JP 16321688A JP 16321688 A JP16321688 A JP 16321688A JP H0212832 A JPH0212832 A JP H0212832A
- Authority
- JP
- Japan
- Prior art keywords
- base layer
- layer
- polysilicon film
- emitter
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 23
- 229920005591 polysilicon Polymers 0.000 claims abstract description 23
- 229920000642 polymer Polymers 0.000 claims abstract description 17
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 16
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 abstract description 11
- 238000010438 heat treatment Methods 0.000 abstract description 9
- 239000000969 carrier Substances 0.000 abstract description 4
- 238000009826 distribution Methods 0.000 abstract description 4
- 230000002542 deteriorative effect Effects 0.000 abstract description 3
- 238000002347 injection Methods 0.000 abstract description 3
- 239000007924 injection Substances 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 150000001721 carbon Chemical class 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に、高速バイ
ポーラ型トランジスタ装置の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of manufacturing a semiconductor device, and particularly to a method of manufacturing a high-speed bipolar transistor device.
この種のバイポーラ型トランジスタ装置（以下トランジ
スタと略す）は、動作速度の高速化を図るために、浅い
接合を形成し、寄生容量の低減。This type of bipolar transistor device (hereinafter abbreviated as transistor) has a shallow junction formed to reduce parasitic capacitance in order to increase operating speed.
カットオフ周波数（ｆア）の改善に、努力がなされてい
る。Efforts are being made to improve the cutoff frequency (fa).
しかしながら、ベース接合を浅（形成すると、ベース領
域内に容易に空乏層が広がり、パンチスルーによる耐圧
低下が生じるため、半導体゛回路構成の上からは好まし
くない、これを防止するには、浅接合化と共に不純物濃
度を高くする必要があるが、トランジスタにおいてベー
ス領域の不純物濃度を高くすると、エミッタを拡散形成
する際の不純物補償が困難になり、エミッタ接合が形成
され難くなる。又、キャリア注入効率が悪くなり、電流
利得（ｈ□）の高いトランジスタが得られなくなる等の
問題がある。However, if a shallow base junction is formed, a depletion layer will easily spread within the base region and a breakdown voltage will drop due to punch-through, which is undesirable from the viewpoint of semiconductor circuit configuration. However, when increasing the impurity concentration in the base region of a transistor, it becomes difficult to compensate for impurities when diffusing the emitter, making it difficult to form an emitter junction.Also, increasing the impurity concentration in the base region of a transistor makes it difficult to form an emitter junction. There is a problem that the current gain (h□) becomes worse and a transistor with a high current gain (h□) cannot be obtained.
これらを解決するために、従来のトランジスタでは、半
導体基板のベース領域上の絶縁膜を選択的に除去して半
導体基板表面を露出し、この露出面に熱酸化法によつて
数十人の厚さのシリコン酸化膜を形成し、更にこの上に
ポリシリコン膜を形成した上で、このポリシリコン膜を
通してエミッタ領域を形成する方法がとられている。In order to solve these problems, in conventional transistors, the insulating film on the base region of the semiconductor substrate is selectively removed to expose the semiconductor substrate surface, and this exposed surface is then thermally oxidized to a thickness of several tens of layers. A method is used in which a silicon oxide film is formed, a polysilicon film is further formed on this film, and an emitter region is formed through this polysilicon film.
上述した従来の製造方法では、エミッタ上に薄いシリコ
ン酸化膜を形成することで、ベースからの少数キャリア
が減少し、ｈ、えの大きなトランジスタが得られる。し
かしながら、この方法ではベース形成後に表面を熱酸化
しているため、不純物の再分布が起こり、ｆ７の低下や
ベース不純物濃度低下によるベース抵抗の増大の原因と
なる。又、数十人のシリコン酸化膜を精度良く形成する
ことが困難であり、ｈ□がばらつくという問題もある。In the conventional manufacturing method described above, forming a thin silicon oxide film on the emitter reduces minority carriers from the base, resulting in a transistor with a large h. However, in this method, since the surface is thermally oxidized after the base is formed, redistribution of impurities occurs, causing a decrease in f7 and an increase in base resistance due to a decrease in base impurity concentration. Furthermore, it is difficult to form several dozen silicon oxide films with high precision, and there is also the problem that h□ varies.
本発明は安定して高いｌ’Ｄ！を得ることを可能にした
半導体装置の製造方法を提供することを目的としている
。The present invention provides stable and high l'D! The object of the present invention is to provide a method for manufacturing a semiconductor device that makes it possible to obtain the following.
本発明の半導体装置の製造方法は、第１導電型の半導体
基板に第２導電型のベース層を形成する工程と、このベ
ース層上の絶縁膜を選択的に除去してベース層表面を露
出する開孔部を形成する工程と、この開孔部内のベース
層表面にカーボンポリマー層を形成する工程と、この開
孔部を覆うようにポリシリコン膜を形成し、このポリシ
リコン膜を通して前記ベース層に第１導電型のエミッタ
層を形成する工程を含んでいる。The method for manufacturing a semiconductor device of the present invention includes the steps of forming a base layer of a second conductivity type on a semiconductor substrate of a first conductivity type, and selectively removing an insulating film on the base layer to expose the surface of the base layer. forming a carbon polymer layer on the surface of the base layer within the opening, forming a polysilicon film to cover the opening, and passing the polysilicon film through the base layer. forming an emitter layer of a first conductivity type in the layer.
上述した製造方法では、ベース層の表面にカーボンポリ
マー層を形成した上で、ポリシリコン膜を通してエミッ
タ層を形成するので、カーボンポリマー層によりベース
層からの少数キャリアを低減するとともに、ベース層形
成後Ｃご酸化膜を形成するための熱処理を不要とし、ベ
ース層の不純物濃度分布の悪化を防止する。In the above manufacturing method, a carbon polymer layer is formed on the surface of the base layer, and then an emitter layer is formed through the polysilicon film. Therefore, the carbon polymer layer reduces minority carriers from the base layer, and This eliminates the need for heat treatment to form the C oxide film, and prevents deterioration of the impurity concentration distribution in the base layer.
次に、本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図（ａ）乃至第１図（ｅ）は本発明の第１実施例の
工程一部を示す断面図である。FIGS. 1(a) to 1(e) are sectional views showing a part of the process of the first embodiment of the present invention.
先ず、第１図（ａ）のように、Ｎ型半導体基板１の表面
にシリコン酸化膜２を４００人の厚さに形成する。そし
て、フォトリソグラフィ技術によってレジストパターン
３を形成し、このレジストパターン３をマスクにしたイ
オン注入技術によって、エネルギー２０ＫｅＶ、 ド
ーズ量４．０Ｘ１０”Ｃ１ｍ−”でボロンを半導体基板
１中に注入し、接合深さＸｊ＝０．２μｍの浅いＰ型ベ
ース層４を形成する。First, as shown in FIG. 1(a), a silicon oxide film 2 is formed on the surface of an N-type semiconductor substrate 1 to a thickness of 400 nm. Then, a resist pattern 3 is formed using photolithography technology, and boron is implanted into the semiconductor substrate 1 using an ion implantation technology using this resist pattern 3 as a mask at an energy of 20 KeV and a dose of 4.0 x 10"C1m-" to bond the substrate. A shallow P-type base layer 4 with a depth of Xj=0.2 μm is formed.
次に、第１図（ｂ）のように、第１図（ａ）の構成と同
様な工程を行い、前記Ｐ型ベース層４に隣設してグラフ
トベース層５を形成する。そして、気相成長（ＣＶＤ）
法によってシリコン酸化膜６を２０００人程度形成する
。このこのシリコン酸化膜６は半導体基板１０表面保護
を補強するためであり、シリコン窒化膜でも良い。次い
で、Ｐ型ベース層４の活性化の為に９００°ＣＩＯ分の
熱処理を行う。Next, as shown in FIG. 1(b), a process similar to the structure shown in FIG. 1(a) is performed to form a graft base layer 5 adjacent to the P-type base layer 4. and chemical vapor deposition (CVD)
About 2,000 people formed the silicon oxide film 6 by the method. This silicon oxide film 6 is for reinforcing protection of the surface of the semiconductor substrate 10, and may be a silicon nitride film. Next, heat treatment for 900° CIO is performed to activate the P-type base layer 4.
その後、リソグラフィ技術で形成したレジストパターン
７をマスクにして、Ｐ型ベースＮ４上の絶縁膜であるシ
リコン酸化膜２と６を選択的に除去し、開孔部８を形成
する。Thereafter, using a resist pattern 7 formed by lithography as a mask, the silicon oxide films 2 and 6, which are insulating films on the P-type base N4, are selectively removed to form an opening 8.
次いで、第１図（Ｃ）のように、前記レジストパターン
７を剥離した後、ＣＦ、とＨ！の混合ガスやＣＨＦ３等
のフレオンガスのプラズマ雰囲気中に３０秒程度晒すこ
とにより、開孔部８内のＰ型ベース層４の表面に、カー
ボンポリマー層９を２０〜３０人程度形形成る。このカ
ーボンポリマー層９の膜厚は、ガス流量やプラズマ発生
条件の設定により制御することができる。Next, as shown in FIG. 1(C), after peeling off the resist pattern 7, CF and H! The carbon polymer layer 9 is formed in the shape of about 20 to 30 layers on the surface of the P-type base layer 4 in the opening 8 by exposing the carbon polymer layer 9 to a plasma atmosphere of a mixed gas or a Freon gas such as CHF3 for about 30 seconds. The thickness of this carbon polymer layer 9 can be controlled by setting the gas flow rate and plasma generation conditions.
次に、第１図（ｄ）のように、ＣＶＤ法によりポリシリ
コン膜１０を２０００人の厚さに形成して開孔部８を覆
う。そして、イオン注入法により、砒素をＩ Ｘ１０１
６ｃｍ−”のドーズ量で注入し、９５０°Ｃの熱処理を
行うことによって、Ｎ型エミッタ層１１を形成する。Next, as shown in FIG. 1(d), a polysilicon film 10 is formed to a thickness of 2000 nm by CVD to cover the opening 8. Then, by ion implantation, arsenic was added to IX101
The N-type emitter layer 11 is formed by implanting at a dose of 6 cm-'' and performing a heat treatment at 950°C.
更に、第１図（ｅ）のように、フォトエツチング法によ
って、ポリシリコン膜ｌＯを選択的に除去することによ
って、エミッタポリシリコン電極とする。また、グラフ
トベース層５上のシリコン酸化膜２，６に開孔部を形成
し、電極配線１２を形成することによって、トランジス
タ装置を完成する。Furthermore, as shown in FIG. 1(e), the polysilicon film IO is selectively removed by photoetching to form an emitter polysilicon electrode. Furthermore, openings are formed in the silicon oxide films 2 and 6 on the graft base layer 5, and electrode wiring 12 is formed, thereby completing the transistor device.
以上説明した製造方法によるトランジスタ装置では、ベ
ース層４の形成後に熱処理工程を行う必要がないので、
ベース層の不純物濃度分布を悪化させることはなく、ま
たカーボンポリマー層９がベース層４からの少数キャリ
アの注入を減少させる働きをし、ｈＦＥを向上すること
ができる。実験ではｈＦｏに２００〜３００の高い値を
得ることができた。。In the transistor device manufactured by the manufacturing method described above, there is no need to perform a heat treatment process after forming the base layer 4.
The impurity concentration distribution of the base layer is not deteriorated, and the carbon polymer layer 9 functions to reduce injection of minority carriers from the base layer 4, thereby improving hFE. In experiments, we were able to obtain hFo values as high as 200 to 300. .
第２図（ａ）乃至第２図（ｅ）は本発明の第２実施例の
要部工程を示す断面図である。なお、この実施例では、
本発明をセルファライン型の高性能トランジスタに適用
した場合について説明する。FIGS. 2(a) to 2(e) are sectional views showing the main steps of a second embodiment of the present invention. In addition, in this example,
A case will be described in which the present invention is applied to a self-line type high-performance transistor.
先ず、第２図（ａ）のように、Ｎ型半導体基板２１上に
シリコン酸化膜２２を形成し、このシリコン酸化膜２２
上に設けた窓を通して半導体基板２１に接触させたＰ型
ポリシリコン膜２３によりＰ型グラフトベース層２４を
形成している。また、Ｐ型ポリシリコン膜２３の表面に
シリコン窒化膜２５を形成するとともに、シリコン窒化
膜２５には前記グラフトベース層２４で囲まれる領域に
対応して開孔部を設け、この開孔部内に露呈される半導
体基板２１の表面に薄いシリコン酸化膜２６を４００人
の厚さに形成している。First, as shown in FIG. 2(a), a silicon oxide film 22 is formed on an N-type semiconductor substrate 21.
A P-type graft base layer 24 is formed by a P-type polysilicon film 23 that is brought into contact with the semiconductor substrate 21 through a window provided above. Further, a silicon nitride film 25 is formed on the surface of the P-type polysilicon film 23, and an opening is provided in the silicon nitride film 25 corresponding to the region surrounded by the graft base layer 24, and the inside of the opening is A thin silicon oxide film 26 is formed to a thickness of 400 nm on the exposed surface of the semiconductor substrate 21.
この状態で、イオン注入法によって、ボロンをエネルギ
ー２０ＫｅＶ、 ドーズｉ ４．０Ｘ１０′３ｃｍ−
”ｔ’注入することによって、Ｐ型ベース層２７を形成
する。In this state, boron was implanted using an ion implantation method at an energy of 20 KeV and a dose i of 4.0 x 10'3 cm.
A P-type base layer 27 is formed by "t" implantation.
次いで、第２図（ｂ）のように、ＣＶＤ法によってシリ
コン窒化膜２８を２０００人成長する。また、９００°
Ｃの熱処理を行うことによってＰ型ベース層２７の活性
化を行う。Next, as shown in FIG. 2(b), 2000 silicon nitride films 28 are grown by CVD. Also, 900°
The P-type base layer 27 is activated by performing C heat treatment.
次に、第２図（Ｃ）のように、反応性イオンエツチング
（ＲＩＥ）法によって、シリコン窒化膜２８をシリコン
窒化膜２５の開孔部内の側壁にのみ残すようにエツチン
グし、続いてシリコン酸化膜２６を選択的に除去するこ
とによってベース層２７の表面を露呈させる開孔部２９
を形成する。Next, as shown in FIG. 2(C), the silicon nitride film 28 is etched by reactive ion etching (RIE) so that it remains only on the side walls of the opening of the silicon nitride film 25, and then silicon oxide is etched. Openings 29 that expose the surface of the base layer 27 by selectively removing the membrane 26
form.
このＲＩＥ法によるエツチングの際に、エッチャントと
してフレオン系のガスを使用することにより、開孔部２
９を形成すると同時に、ベース層２７の表面にカーボン
ポリマー層３０を形成することが可能である。During etching by this RIE method, by using Freon gas as an etchant, the openings 2
It is possible to form a carbon polymer layer 30 on the surface of the base layer 27 at the same time as forming the carbon polymer layer 9 .
続いて、第２図（ｄ）のように、ＣＶＤ法によりポリシ
リコン膜３１を２０００人成長する。そして、イオン注
入法によって砒素を１．０Ｘ１０”ｃｌ”のドーズ量で
注入し、９５０°Ｃの熱処理を行うことでＮ型エミッタ
層３２を形成する。Subsequently, as shown in FIG. 2(d), 2000 polysilicon films 31 are grown by the CVD method. Then, arsenic is implanted at a dose of 1.0×10 "cl" by ion implantation, and an N-type emitter layer 32 is formed by performing heat treatment at 950.degree.
以下、第２図（ｅ）のように、ポリシリコン膜３１を選
択的に除去することにより、エミッタポリシリコン電極
を形成する。また、ポリシリコン膜２３上のシリコン窒
化膜２８に開孔部を形成し、かつこの上に電極配線３３
を形成することでトランジスタ装置を完成する。Thereafter, as shown in FIG. 2(e), the polysilicon film 31 is selectively removed to form an emitter polysilicon electrode. Further, an opening is formed in the silicon nitride film 28 on the polysilicon film 23, and an electrode wiring 33 is formed on the opening.
The transistor device is completed by forming.
この実施例においても、ベース層２７を形成後に熱処理
を行わず、ベース層２７上にカーボンポリマー層３０を
形成した後にエミッタ層３３を形成しているので、ベー
ス層２７における不純物濃度の悪化を防止し、高いｈＦ
Ｅを得ることが可能となる。また、こめ実施例では、エ
ミッタ拡散用の開孔部の形成にレジストパターンを使用
していないので、ベース層上に開孔部とポリマー層を同
時に形成し、工程を短縮できる効果がある。Also in this example, heat treatment is not performed after forming the base layer 27, and the emitter layer 33 is formed after forming the carbon polymer layer 30 on the base layer 27, so that deterioration of the impurity concentration in the base layer 27 is prevented. and high hF
It becomes possible to obtain E. Further, in the first embodiment, since a resist pattern is not used to form the opening for emitter diffusion, the opening and the polymer layer can be formed on the base layer at the same time, which has the effect of shortening the process.
以上説明したように本発明は、ベース層の表面にカーボ
ンポリマー層を形成した上で、ポリシリコン膜を通して
エミッタ層を形成しているので、ベース層形成後に酸化
膜を形成するための熱処理を不要とし、ベース層の不純
物濃度分布を悪化させることなく、キャリアの注入効率
を上昇させることができ、高いｈＦＥを得ることが可能
となる。As explained above, in the present invention, the carbon polymer layer is formed on the surface of the base layer, and then the emitter layer is formed through the polysilicon film, so there is no need for heat treatment to form an oxide film after forming the base layer. As a result, carrier injection efficiency can be increased without deteriorating the impurity concentration distribution of the base layer, and high hFE can be obtained.
これにより、ｈＦＥを低下させることなく、ベース層の
不純物濃度の増加が可能であり、接合耐圧を劣化させる
ことなく浅い接合の形成が可能となり、トランジスタの
高速化に効果がある。This makes it possible to increase the impurity concentration in the base layer without reducing hFE, and to form a shallow junction without deteriorating the junction breakdown voltage, which is effective in increasing the speed of the transistor.
第１図（ａ）乃至第１図（ｅ）は本発明の第１実施例の
要部工程を示す断面図、第２図（ａ）乃至第２図（ｅ）
は本発明の第２実施例の要部工程を示す断面図である。
１・・・半導体基板、２・・・シリコン酸化膜、３・・
・レジストパターン、４・・・ベース層、５・・・グラ
フトベース層、６・・・シリコン酸化膜、７・・・レジ
ストパターン、８・・・開孔部、９・・・カーボンポリ
マー層、１０・・・ポリシリコン膜、１１・・・エミッ
タ層、１２・・・電極配線、２１・・・半導体基板、２
２・・・シリコン酸化膜、２３・・・ポリシリコン膜、
２４・・・グラフトベース層、２５・・・シリコン窒化
膜、２６・・・シリコン酸化膜、２７・・・ベース層、
２８・・・シリコン窒化膜、２９・・・開孔部、３０・
・・カーボンポリマー層、３１・・・ポリシリコン膜、
３２・・・エミッタ層、３３・・・電極配線。
第
図
（３′課′、−９−＞ｒ
第
■
図
第２
図FIG. 1(a) to FIG. 1(e) are sectional views showing the main steps of the first embodiment of the present invention, and FIG. 2(a) to FIG. 2(e)
FIG. 2 is a cross-sectional view showing the main steps of a second embodiment of the present invention. 1... Semiconductor substrate, 2... Silicon oxide film, 3...
- Resist pattern, 4... Base layer, 5... Graft base layer, 6... Silicon oxide film, 7... Resist pattern, 8... Opening portion, 9... Carbon polymer layer, DESCRIPTION OF SYMBOLS 10... Polysilicon film, 11... Emitter layer, 12... Electrode wiring, 21... Semiconductor substrate, 2
2... Silicon oxide film, 23... Polysilicon film,
24... Graft base layer, 25... Silicon nitride film, 26... Silicon oxide film, 27... Base layer,
28... Silicon nitride film, 29... Opening part, 30...
...Carbon polymer layer, 31...Polysilicon film,
32... Emitter layer, 33... Electrode wiring. Figure (3'Section',-9->r Figure ■ Figure 2
Claims (1)
形成する工程と、このベース層上の絶縁膜を選択的に除
去してベース層表面を露出する開孔部を形成する工程と
、この開孔部内のベース層表面にカーボンポリマー層を
形成する工程と、この開孔部を覆うようにポリシリコン
膜を形成し、このポリシリコン膜を通して前記ベース層
に第１導電型のエミッタ層を形成する工程を含むことを
特徴とする半導体装置の製造方法。1. A step of forming a base layer of a second conductivity type on a semiconductor substrate of a first conductivity type, and a step of selectively removing an insulating film on the base layer to form an opening portion exposing the surface of the base layer. a step of forming a carbon polymer layer on the surface of the base layer within the opening, forming a polysilicon film to cover the opening, and applying an emitter of the first conductivity type to the base layer through the polysilicon film. A method for manufacturing a semiconductor device, comprising a step of forming a layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16321688A JPH0212832A (en) | 1988-06-30 | 1988-06-30 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16321688A JPH0212832A (en) | 1988-06-30 | 1988-06-30 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212832A true JPH0212832A (en) | 1990-01-17 |
Family
ID=15769512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16321688A Pending JPH0212832A (en) | 1988-06-30 | 1988-06-30 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0212832A (en) |
-
1988
- 1988-06-30 JP JP16321688A patent/JPH0212832A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05347383A (en) | Manufacture of integrated circuit | |
| EP0401786B1 (en) | Method of manufacturing a lateral bipolar transistor | |
| JPH0212832A (en) | Manufacture of semiconductor device | |
| JPH10172981A (en) | Semiconductor device and its manufacture | |
| JPH06216140A (en) | Transistor process of removing narrow base effect | |
| JPH0472770A (en) | Manufacture of semiconductor device | |
| US5376563A (en) | Method of manufacturing an emitter base self alignment structure | |
| JPH0567623A (en) | Manufacture of semiconductor device | |
| JPH03209816A (en) | Manufacture of semiconductor device | |
| JP2770762B2 (en) | Method for manufacturing semiconductor device | |
| JP2586386B2 (en) | Semiconductor device | |
| JP3146490B2 (en) | Method for manufacturing semiconductor device | |
| JP3938569B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
| JPH03224238A (en) | Manufacture of bipolar transistor | |
| JPS63278347A (en) | Semiconductor device and manufacture thereof | |
| JPH0629304A (en) | Semiconductor device and manufacture thereof | |
| JPH04360539A (en) | Manufacture of semiconductor device | |
| JPH0258230A (en) | Manufacture of bipolar transistor | |
| JPH0582533A (en) | Semiconductor device and manufacture thereof | |
| JPS6148974A (en) | Manufacture of transistor | |
| JPH0479334A (en) | Production of semiconductor device | |
| JPS60152061A (en) | Manufacture of semiconductor device | |
| JPH0485936A (en) | Manufacture of semiconductor device | |
| JPH01220469A (en) | Manufacture of semiconductor device | |
| JPH09191016A (en) | Bipolar transistor and manufacture thereof |