JPH02128238A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH02128238A JPH02128238A JP63283117A JP28311788A JPH02128238A JP H02128238 A JPH02128238 A JP H02128238A JP 63283117 A JP63283117 A JP 63283117A JP 28311788 A JP28311788 A JP 28311788A JP H02128238 A JPH02128238 A JP H02128238A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- board
- option
- main board
- option board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 54
- 230000010365 information processing Effects 0.000 claims description 19
- 230000002159 abnormal effect Effects 0.000 claims description 5
- 238000003745 diagnosis Methods 0.000 abstract description 21
- 238000004458 analytical method Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000002405 diagnostic procedure Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 238000012774 diagnostic algorithm Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
皮丘立１
本発明は情報処理装置に関し、特にオプション用のメモ
リを搭載したオプションボードが接続される情報処理装
置に関する。
リを搭載したオプションボードが接続される情報処理装
置に関する。
良米肱韮
従来、プリンタ、情報処理装置等、オプション用のメモ
リを搭載したオプションボードが接続される機器におい
ては、メモリに関する情報をメインボード側で認識する
必要があった。その情報は次に示す２つであった。
リを搭載したオプションボードが接続される機器におい
ては、メモリに関する情報をメインボード側で認識する
必要があった。その情報は次に示す２つであった。
■オプションボードが接続されているか？■メモリの内
容はどのくらいか？ 上記■及び■の情報はメインボードとオプションボード
との間の信号線を介してメインボード側のＣＰＵに伝え
られていた。
容はどのくらいか？ 上記■及び■の情報はメインボードとオプションボード
との間の信号線を介してメインボード側のＣＰＵに伝え
られていた。
その従来の情報処理装置について第２図を用いて説明す
る。第２図は従来の情報処理装置の構成を示すブロック
図である。図において、従来の情報処理装置はメインボ
ード１と、オプションホード２と、表示ｔｌＩ＆横４と
を含んで構成されている。
る。第２図は従来の情報処理装置の構成を示すブロック
図である。図において、従来の情報処理装置はメインボ
ード１と、オプションホード２と、表示ｔｌＩ＆横４と
を含んで構成されている。
メインボード１はＣＰ Ｕ （Ｃｅｎｔｒａｌ Ｐｒｏ
ｃｅｓｓｉｎｇＵｎｉｔ） ８と、表示手段７と、イニ
シャライズプログラム１０とを含んで構成されている。
ｃｅｓｓｉｎｇＵｎｉｔ） ８と、表示手段７と、イニ
シャライズプログラム１０とを含んで構成されている。
オプションボード２は複数のメモリＩＣから構成される
メモリ部３と、スイッチ（ＳＷ）９とを含んで構成され
ている。
メモリ部３と、スイッチ（ＳＷ）９とを含んで構成され
ている。
また、メインボード１とオプションボード２とは図示せ
ぬコネクタにより接続されているものである。つまり、
ＣＰＵ８はＢＵＳＩＩによりメモリ部３と接続されるこ
とになる。
ぬコネクタにより接続されているものである。つまり、
ＣＰＵ８はＢＵＳＩＩによりメモリ部３と接続されるこ
とになる。
かかる構成において、メインボード１にオプションボー
ド２を接続する際には作業者等がＤＩＰ型等のスイッチ
９を切換えて、上述の情報を設定していた。そして、メ
インボード１側ではスイッチ９の設定値をｃｐｕｓが認
識し、イニシャライズプログラム１０を起動してメモリ
部３内の各メモリＩＣに対して初期化を行っていた。ま
た、表示手段７の制御によって必要な情報を表示機構（
例えば、ＬＣＤ、７セグメントＬＥＤ）４上に表示して
オペレータにメツセージを伝えていた。
ド２を接続する際には作業者等がＤＩＰ型等のスイッチ
９を切換えて、上述の情報を設定していた。そして、メ
インボード１側ではスイッチ９の設定値をｃｐｕｓが認
識し、イニシャライズプログラム１０を起動してメモリ
部３内の各メモリＩＣに対して初期化を行っていた。ま
た、表示手段７の制御によって必要な情報を表示機構（
例えば、ＬＣＤ、７セグメントＬＥＤ）４上に表示して
オペレータにメツセージを伝えていた。
しかし、近年では装置の小形化が要求され、特にオプシ
ョンボードは、よりコンパクトな構成が必要条件とされ
ている。そのためにはオプションボード２に搭載される
べき部品の数は必要最小限にしなくてはならない、従来
の情報処理装置では上述の情報をオプションボード２か
らメインボード１にコネタを介して導かれた信号線とし
てハードウェアに依存した型でファームウェアは認識し
ていた。
ョンボードは、よりコンパクトな構成が必要条件とされ
ている。そのためにはオプションボード２に搭載される
べき部品の数は必要最小限にしなくてはならない、従来
の情報処理装置では上述の情報をオプションボード２か
らメインボード１にコネタを介して導かれた信号線とし
てハードウェアに依存した型でファームウェアは認識し
ていた。
したがって、従来の情報処理装置ではオプションボード
において、メモリ容重等の情報を生成するために出荷時
等に設定するスイッチ等の部品やそれに関する配線パタ
ーンの複雑化やコネクタのピン数の増加といった欠点が
あった。
において、メモリ容重等の情報を生成するために出荷時
等に設定するスイッチ等の部品やそれに関する配線パタ
ーンの複雑化やコネクタのピン数の増加といった欠点が
あった。
１匪立旦旦
本発明の目的は、オプションボードをコンパクト化する
ことができる情報処理装置を提供することである。
ことができる情報処理装置を提供することである。
几匪乙旦羞
本発明の情報処理装置は、メインボードとオプションボ
ードとから構成される情報処理装置であって、前記オプ
ションボードに設けられ複数の番地を有するメモリと、
前記メインボードに設けられ、前記メモリを所定番地毎
にアクセスするアクセス手段と、前記メインボードに設
けられ、前記アクセス手段によるアクセス結果が異常か
否かを判定する判定手段とを有することを特徴とする。
ードとから構成される情報処理装置であって、前記オプ
ションボードに設けられ複数の番地を有するメモリと、
前記メインボードに設けられ、前記メモリを所定番地毎
にアクセスするアクセス手段と、前記メインボードに設
けられ、前記アクセス手段によるアクセス結果が異常か
否かを判定する判定手段とを有することを特徴とする。
Ｋ１贋
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明による情報処理装置の一実施例の構成を
示すブロック図であり、第２図と同等部分は同一符号に
より示されている。
示すブロック図であり、第２図と同等部分は同一符号に
より示されている。
図において、本発明の一実施例による情報処理装置はメ
インボード１と、オプションボード２と、表示機構４と
を含んで構成されている。
インボード１と、オプションボード２と、表示機構４と
を含んで構成されている。
メインボード１はｃｐｕｓと、表示手段７と、イニシャ
ライズプログラム１０との他にメモリ診断手段５と、解
析手段６とを含んで構成されている。
ライズプログラム１０との他にメモリ診断手段５と、解
析手段６とを含んで構成されている。
オプションボード２は複数のメモリｔＣから構成される
メモリ部３を有している。そのオプションボード２上の
メモリ部３はＢＵＳＩＩを介してメインボード１上のＣ
ＰｔＪ８と接続されており、メモリ診断手段５によりア
クセスできるようになっている。そして、メモリ診断手
段５による診断結果は解析手段６により解析され、解析
結果が記憶されている。
メモリ部３を有している。そのオプションボード２上の
メモリ部３はＢＵＳＩＩを介してメインボード１上のＣ
ＰｔＪ８と接続されており、メモリ診断手段５によりア
クセスできるようになっている。そして、メモリ診断手
段５による診断結果は解析手段６により解析され、解析
結果が記憶されている。
次に、第３図、第４図及び第５図を用いて本発明の診断
動作について説明する。第３図はメモリ部３のメモリ空
間の診断場所を示す概念図である。
動作について説明する。第３図はメモリ部３のメモリ空
間の診断場所を示す概念図である。
図においては、Ｘ［ＨＢｙｔ、ｅ］毎に診断を行い、各
回の診断は２５６［ＢＹｔｅｌのメモリ空間に対して行
う場合が示されている。
回の診断は２５６［ＢＹｔｅｌのメモリ空間に対して行
う場合が示されている。
したがって、１回目の診断は最初のＸ ［ＨＢｙｔｅｌ
のうちの２５６［Ｂｙｔｅｌ （斜線部）のみに対し
て行われる。同様に、２回目は次のＸ［ＨＢｙｔｅｌ
（つまり、２ Ｘ ［ＨＢｙｔｅｌ目）のうちの２５
６［ＢＹｔｅｌ 、３回目はさらに次のＸ ［ＨＢｙｔ
ｅｌ （ツまり、３ Ｘ ［ＨＢｙｔｅｌ目）のうち
の２５６［Ｂｙｔｅｌのみに対して行われることになる
。そして、すべての診断が終了すると、従来と同様にイ
ニシャライズプログラム１０により初期化が行われるの
である。
のうちの２５６［Ｂｙｔｅｌ （斜線部）のみに対し
て行われる。同様に、２回目は次のＸ［ＨＢｙｔｅｌ
（つまり、２ Ｘ ［ＨＢｙｔｅｌ目）のうちの２５
６［ＢＹｔｅｌ 、３回目はさらに次のＸ ［ＨＢｙｔ
ｅｌ （ツまり、３ Ｘ ［ＨＢｙｔｅｌ目）のうち
の２５６［Ｂｙｔｅｌのみに対して行われることになる
。そして、すべての診断が終了すると、従来と同様にイ
ニシャライズプログラム１０により初期化が行われるの
である。
以上のように診断を行えば−、その結果によりオプショ
ンボード２上のメモリ部３の状態をメインボード１側で
認識することができるのである。つまり、メモリ部３の
全メモリ空間に対してアクセスすることにより診断を行
うのではなく、適当な番地毎にアクセスして診断すれば
時間を節約することができるのである。
ンボード２上のメモリ部３の状態をメインボード１側で
認識することができるのである。つまり、メモリ部３の
全メモリ空間に対してアクセスすることにより診断を行
うのではなく、適当な番地毎にアクセスして診断すれば
時間を節約することができるのである。
なお、本実施例では１回の診断で２５６［Ｂｙｔｅｌに
対してアクセスしているが、より少ない量のアクセスで
も目的は達成される。ただし、極端に少ない場合（例え
ば、Ｌ ［Ｂｙｔｅｌ）には、偶然その部分に障害等が
あると正しい結果が得られないので得策とはいえない。
対してアクセスしているが、より少ない量のアクセスで
も目的は達成される。ただし、極端に少ない場合（例え
ば、Ｌ ［Ｂｙｔｅｌ）には、偶然その部分に障害等が
あると正しい結果が得られないので得策とはいえない。
その診断は、第４図に示されている手順により行われる
。第４図は本発明の情報処理装置における診断の手＋１
Ｊ’ｔを示すフローチャートである０図においては、Ｎ
回の診断を行う場合が示されている。
。第４図は本発明の情報処理装置における診断の手＋１
Ｊ’ｔを示すフローチャートである０図においては、Ｎ
回の診断を行う場合が示されている。
本フローチャートはファームウェアとしてメモリ診断手
段５に格納されているものである。
段５に格納されているものである。
まず最初に、１回目の診断が行われる（ステップ４１）
、その結果、アクセスできなければＥＲＲＯＲと診断さ
れる（ステップ４２→４８）、この場合において、アク
セスすべきメモリ空間に対するアクセスが全てＥＲＲＯ
Ｒであればメモリは搭載されていないものと解析手段６
で判断される。また、部分的にアクセスできない場合に
はメモリの障害と判断され、ＥＲＲＯＲを表示した後、
動作が終了する（ステップ４８→５０→５１）。
、その結果、アクセスできなければＥＲＲＯＲと診断さ
れる（ステップ４２→４８）、この場合において、アク
セスすべきメモリ空間に対するアクセスが全てＥＲＲＯ
Ｒであればメモリは搭載されていないものと解析手段６
で判断される。また、部分的にアクセスできない場合に
はメモリの障害と判断され、ＥＲＲＯＲを表示した後、
動作が終了する（ステップ４８→５０→５１）。
１回目の診断の結果、ＥＲＲＯＲでなければ２回目の診
断を行う（ステップ４２→４３）、その結果、アクセス
できなければＥＲＲＯＲと診断される（ステップ４４→
４８）、この場合において、アクセスすべきメモリ空間
に対するアクセスが全てＥＲＲＯＲであれば１回目の診
断はＥＲＲＯＲでないため、１［ＨＢｙｔｅｌと判断さ
れ、メモリ容量が１［ＨＢｙｔｅｌと記憶されて動作が
終了する（ステップ４８→４９→４７）、一方、２回目
の診断がＥＲＲＯＲでなければ続けて３回目、４回目・
・・・・・と診断が行われることになる。同様にＮ回目
もステップ４５及び４６によって行われる。
断を行う（ステップ４２→４３）、その結果、アクセス
できなければＥＲＲＯＲと診断される（ステップ４４→
４８）、この場合において、アクセスすべきメモリ空間
に対するアクセスが全てＥＲＲＯＲであれば１回目の診
断はＥＲＲＯＲでないため、１［ＨＢｙｔｅｌと判断さ
れ、メモリ容量が１［ＨＢｙｔｅｌと記憶されて動作が
終了する（ステップ４８→４９→４７）、一方、２回目
の診断がＥＲＲＯＲでなければ続けて３回目、４回目・
・・・・・と診断が行われることになる。同様にＮ回目
もステップ４５及び４６によって行われる。
さらに第５図を用いて診断動作の例について説明する。
本例においてはオプションボード２に搭載されるメモリ
部３が１ ［ＨＢｙｔｅｌの場合、２［Ｈｈｔｅｌの場
合、４ ［ＨＢｙｔｅｌの場合の合計３種類のバージョ
ン（Ｖｅｒｓｉｏｎ）があるものとする、そして、各診
断のアルゴリズムは同一データのリード／ライト（Ｒ／
Ｗ ）チエツクとする。
部３が１ ［ＨＢｙｔｅｌの場合、２［Ｈｈｔｅｌの場
合、４ ［ＨＢｙｔｅｌの場合の合計３種類のバージョ
ン（Ｖｅｒｓｉｏｎ）があるものとする、そして、各診
断のアルゴリズムは同一データのリード／ライト（Ｒ／
Ｗ ）チエツクとする。
図において、まず最初に診断データがセットされ（ステ
ップ６１）、メモリ空間の先頭から２５６［Ｂｙｔｅｌ
の空間に対して診断を行う（ステップ６２）、その結果
、ＥＲＲＯＲの場合にはそのＥＲＲＯＲの内容を解析し
くステップ６３→７０）、全てのバイトデータがＥＲＲ
ＯＲの場合はその空間にメモリは存在しないものと判断
される（ステップ７０→７１）。
ップ６１）、メモリ空間の先頭から２５６［Ｂｙｔｅｌ
の空間に対して診断を行う（ステップ６２）、その結果
、ＥＲＲＯＲの場合にはそのＥＲＲＯＲの内容を解析し
くステップ６３→７０）、全てのバイトデータがＥＲＲ
ＯＲの場合はその空間にメモリは存在しないものと判断
される（ステップ７０→７１）。
すると、オプションボードが未接続であることを記憶し
た後に動作が終了する（ステップ７１→６９）９部分的
にＥＲＲＯＲが検出された場合はメモリが異常（障害）
であると判断され、ＥＲＲＯＲを表示した後に動作が終
了する（ステップ７０→７６→７９）。
た後に動作が終了する（ステップ７１→６９）９部分的
にＥＲＲＯＲが検出された場合はメモリが異常（障害）
であると判断され、ＥＲＲＯＲを表示した後に動作が終
了する（ステップ７０→７６→７９）。
先頭から２５６［Ｂｙｔｅｌの空間にＥＲＲＯＲがなけ
れば、次の１ ［ＨＢｙｔｅｌ （２［ＨＢｙｔｅｌ
目）の先頭から２５６１Ｂｙｔｅｌの空間に対して診断
を行う（ステップ６３→６４）、その結果、ＥＲＲＯＲ
の場合にはそのＥＲＲＯＨの内容を解析しくステップ６
５→７２）、全てのバイトデータがＥＲＲＯＲの場合は
その空間にメモリは存在しないものと判断される（ステ
ップ７２→７３）。
れば、次の１ ［ＨＢｙｔｅｌ （２［ＨＢｙｔｅｌ
目）の先頭から２５６１Ｂｙｔｅｌの空間に対して診断
を行う（ステップ６３→６４）、その結果、ＥＲＲＯＲ
の場合にはそのＥＲＲＯＨの内容を解析しくステップ６
５→７２）、全てのバイトデータがＥＲＲＯＲの場合は
その空間にメモリは存在しないものと判断される（ステ
ップ７２→７３）。
すると、オプションボード上には１ ［ＨＢｙｔｅｌの
容量のメモリが接続されていることを記憶した後に動作
が終了する（ステップ７３→６９）０部分的にＥＲＲＯ
Ｒが検出された場合はメモリが異常であると判断され、
ＥＲＲＯＲを表示した後に動作が終了する（ステップ７
２→７６→６９）。
容量のメモリが接続されていることを記憶した後に動作
が終了する（ステップ７３→６９）０部分的にＥＲＲＯ
Ｒが検出された場合はメモリが異常であると判断され、
ＥＲＲＯＲを表示した後に動作が終了する（ステップ７
２→７６→６９）。
２ ［ＨＢｙｔｅｌ目の先頭から２５６［Ｂｙｔｅｌの
空間にＥＲＲＯＲがなければ、今度は４ ［ＨＢｙｔｅ
ｌ目の先頭から２５６（Ｂｙｔｅｌの空間に対して診断
を行う（ステップ６５→６６）、その結果、ＥＲＲＯＲ
の場合にはそのＥ ｎ ＲＯ＋１の内容を解析しくステ
ップ６７→７４）、全てのバイトデータがＥＲＲＯＲの
場合はその空間にメモリは存在しないものと判断される
（ステップ７４→７５）、すると、オプションボード上
には２ ［ＨＢｙｔｅｌの容量のメモリが接続されてい
ることを記憶した後に動作が終了する（ステップ７５→
６つ）０部分的にＥＲＲＯＲが検出された場合はメモリ
が異常であると判断され、ＥＲＲＯＲを表示した後に動
作が終了する（ステップ７４→７６→６９）。
空間にＥＲＲＯＲがなければ、今度は４ ［ＨＢｙｔｅ
ｌ目の先頭から２５６（Ｂｙｔｅｌの空間に対して診断
を行う（ステップ６５→６６）、その結果、ＥＲＲＯＲ
の場合にはそのＥ ｎ ＲＯ＋１の内容を解析しくステ
ップ６７→７４）、全てのバイトデータがＥＲＲＯＲの
場合はその空間にメモリは存在しないものと判断される
（ステップ７４→７５）、すると、オプションボード上
には２ ［ＨＢｙｔｅｌの容量のメモリが接続されてい
ることを記憶した後に動作が終了する（ステップ７５→
６つ）０部分的にＥＲＲＯＲが検出された場合はメモリ
が異常であると判断され、ＥＲＲＯＲを表示した後に動
作が終了する（ステップ７４→７６→６９）。
４ ［ＨＢｙｔｅｌ目の先頭から２５６［Ｂｙｔｅｌの
空間にＥＲＲＯＲがなければオプションボード上に４
［ＨＢＹｔｅ］の容量のメモリが接続されていることを
記憶した後に動作が終了する（ステップ６７→６８→６
９）つまり、本例においてはメモリ容量の種類は１［Ｈ
Ｂｙｔｅｌ 、２ ［ＨＢｙｔｅｌ及び４ ［ＨＢｌ／
ｌｅ］の３種類しかないため、１ ［ＨＢｙｔｅｌ目、
２ ［ＨＢｙｔｅｌ目、４［ＨＢｙｔｅｌ目の夫々の先
頭から２５６［Ｂｙｔｅｌを診断すればオプションボー
ド上のメモリ容量を判断することができるのである。こ
れにより、従来必要であったオプションボード上のスイ
ッチを削除することができ、装置の小型化を実現できる
のである。
空間にＥＲＲＯＲがなければオプションボード上に４
［ＨＢＹｔｅ］の容量のメモリが接続されていることを
記憶した後に動作が終了する（ステップ６７→６８→６
９）つまり、本例においてはメモリ容量の種類は１［Ｈ
Ｂｙｔｅｌ 、２ ［ＨＢｙｔｅｌ及び４ ［ＨＢｌ／
ｌｅ］の３種類しかないため、１ ［ＨＢｙｔｅｌ目、
２ ［ＨＢｙｔｅｌ目、４［ＨＢｙｔｅｌ目の夫々の先
頭から２５６［Ｂｙｔｅｌを診断すればオプションボー
ド上のメモリ容量を判断することができるのである。こ
れにより、従来必要であったオプションボード上のスイ
ッチを削除することができ、装置の小型化を実現できる
のである。
ｉ旦Ａ皇］
以上説明したように本発明はオプションボード上のメモ
リに関する情報をメインボード側でファームウェアによ
って検索、認識することによりオプションボードを小型
化できるという効果がある。
リに関する情報をメインボード側でファームウェアによ
って検索、認識することによりオプションボードを小型
化できるという効果がある。
第１図は本発明の実施例による情報処理装置の構成を示
すブロック図、第２図は従来の情報処理装置の構成を示
すブロック図、第３図はメモリ部のメモリ空間の診断場
所を示す概念図、第４図は本発明の情報処理装置におけ
る診断の手順を示すフローチャート、第５図は診断動作
の例を示すフローチャートである。 主要部分の符号の説明 １・・・・・・メインボード ２・・・・・・オプションボード ３・・・・・・メモリ部 ５・・・・・・メモリ診断手段 ６・・・・・・解析手段 ８・・・・・・ＣＰＵ
すブロック図、第２図は従来の情報処理装置の構成を示
すブロック図、第３図はメモリ部のメモリ空間の診断場
所を示す概念図、第４図は本発明の情報処理装置におけ
る診断の手順を示すフローチャート、第５図は診断動作
の例を示すフローチャートである。 主要部分の符号の説明 １・・・・・・メインボード ２・・・・・・オプションボード ３・・・・・・メモリ部 ５・・・・・・メモリ診断手段 ６・・・・・・解析手段 ８・・・・・・ＣＰＵ
Claims (1)
- （１）メインボードとオプションボードとから構成され
る情報処理装置であって、前記オプションボードに設け
られ複数の番地を有するメモリと、前記メインボードに
設けられ、前記メモリを所定番地毎にアクセスするアク
セス手段と、前記メインボードに設けられ、前記アクセ
ス手段によるアクセス結果が異常か否かを判定する判定
手段とを有することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283117A JPH079630B2 (ja) | 1988-11-09 | 1988-11-09 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283117A JPH079630B2 (ja) | 1988-11-09 | 1988-11-09 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02128238A true JPH02128238A (ja) | 1990-05-16 |
| JPH079630B2 JPH079630B2 (ja) | 1995-02-01 |
Family
ID=17661445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63283117A Expired - Fee Related JPH079630B2 (ja) | 1988-11-09 | 1988-11-09 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079630B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5431235A (en) * | 1977-08-12 | 1979-03-08 | Matsushita Electric Ind Co Ltd | Memory extension system for microcomputer |
| JPS55153198A (en) * | 1979-05-14 | 1980-11-28 | Sharp Corp | Confirmation system for memory capacity |
| JPS61213946A (ja) * | 1985-03-19 | 1986-09-22 | Sony Corp | マイクロコンピユ−タ |
-
1988
- 1988-11-09 JP JP63283117A patent/JPH079630B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5431235A (en) * | 1977-08-12 | 1979-03-08 | Matsushita Electric Ind Co Ltd | Memory extension system for microcomputer |
| JPS55153198A (en) * | 1979-05-14 | 1980-11-28 | Sharp Corp | Confirmation system for memory capacity |
| JPS61213946A (ja) * | 1985-03-19 | 1986-09-22 | Sony Corp | マイクロコンピユ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH079630B2 (ja) | 1995-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4191996A (en) | Self-configurable computer and memory system | |
| JPH02500307A (ja) | 自動サイズ決めメモリシステム | |
| JPS63285650A (ja) | メモリー・アドレス信号を制御するシステムおよび方法 | |
| GB2201016A (en) | Memories and the testing thereof | |
| JPH02128238A (ja) | 情報処理装置 | |
| CN1331064C (zh) | 总线监控系统 | |
| EP0440445B1 (en) | System memory initialization with presence detect encoding | |
| JPH08320748A (ja) | センサ処理装置及びシステム | |
| US6110225A (en) | Inverse assembler with reduced signal requirements using a trace listing | |
| GB2202656A (en) | Memory re-mapping in a microcomputer system | |
| EP0556138A1 (en) | A bus for connecting extension cards to a data processing system and test method | |
| JPH09198274A (ja) | プロセッサとｒａｍを有する装置のテスト方法 | |
| JPS6180444A (ja) | メモリ内容保持機能診断装置 | |
| JP2765659B2 (ja) | データ処理装置の自己テスト方式 | |
| JP2844747B2 (ja) | プリンタ | |
| CN111694700A (zh) | 一种监测dcpmm内存性能的方法、装置、终端及存储介质 | |
| JPH0223432A (ja) | 自己診断方式 | |
| JPH079636B2 (ja) | バス診断装置 | |
| KR0139932Y1 (ko) | 컴퓨터 시스템의 점유 디엠에이 검사장치 | |
| JPH0116193Y2 (ja) | ||
| JP2001229080A (ja) | Ｍｐｕ直結型バストレーサ | |
| SU936035A1 (ru) | Резервированное запоминающее устройство | |
| JPS63128452A (ja) | カ−ド実装確認方式 | |
| JPH10260910A (ja) | メモリ・チェック・テスト実行方法及び記憶媒体 | |
| JPH0793225A (ja) | メモリチェック方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |