JPH02124635A - カウンタ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 玖丘欠厘 本発明はカウンタ制御回路に関し、特にカウンタの初期
化を行うカウンタ制御回路に関するものである。

従漣Ｊ創街 カウンタの内容をリセットして初期化する場合には、カ
ウンタのリセット端子ヘリセット信号を外部より供給す
れば良く、そのためには初期化用のリセット入力端子を
専用的に設ける必要がある。

小規模若しくは中規模の集積回路にこの様なカウンタを
組込む場合には、リセット入力端子を当該集積回路に専
用的に設けることはさほど困雑なことではない。しかし
ながら、近年における大規模集積回路では、高機能とな
っているためにそれに設けられている入力端子数は、物
理的にも経済的にも大きな制約を受けて不足傾向にある
のか現実である。よって、単にカウンタの初期化のため
だけに特別にリセット入力端子を設けることは不可能に
近いものとなっているのが実情である。

ｉ肌五貝預 本発明の目的は、カウンタの初期化のためのリセット入
力端子を特別に設ける必要のないカウンタ制御回路を提
供することである。

ｉ匪立璽羞 本発明によるカウンタ制御回路は、り１コツク入力が予
め定められた時間以上規定レベルにあるときに、カウン
タの内容を初期化する初期化手段を有することを特徴と
している。

裏■囮 以下、図面を参照しつつ本発明の実施例について説明す
る。

図は本発明の実施例のブロック図であり、カウンタ１が
初期化されるべきカウンタであって、このカウンタ内容
ｅによりセレクタ６の選択動作を制御する場合の例であ
る。

図において、入力端子Ａはカウンタ１のクロック入力と
なるものであり、よってカウンタ１のクロック入力端子
へ接続されると共に、インバータ２を介して８ビツトシ
フトレジスタ３のリセット入力端子及びＤＦｒ”（デイ
レイドフリップフロップ）４のリセット入力端子へも接
続されている。

シフトレジスタ３のクロック入力には集積回路内部の基
本クロックａが供給されており、このシフトレジスタ３
の１段目出力すはＤＦｒ４のクロック入力となっており
、８段目出力ｄはインバータ５を介してカウンタ１のリ
セット入力となっている。ＤＦｒ４のデータ入力には固
定的に“１″レベルが印加されており、このＤＦｒ４の
負論理側出力Ｃはシフトレジスタ８のシフトデータ入力
となっている。

そして、セレクタ６の入力には集積回路の各部からの信
号が複数本供給されており、カウンタ１のカウント内容
ｅの状態に応じて当該複数の入力信号が択一的に出力端
子Ｂへ導出される構成となっている。

ここで、カウンタ１はクロック入力端子Ａに印加された
クロック信号が“θ″から“１″ｌ＼立上る立上りタイ
ミングにてｒ　−１−Ｉ　Ｊされるものとする。この状
態において、基本クロックａの８個未満に相当する時間
“０″となり、しかる後に“１′。

に立上るクロック信号が入力端子Ａに印加されるとする
と、１０″から“１″の立上りタイミングにてカウンタ
１の内容は「＋１」されて、このカウンタ１の出力ｅに
よりセレクタ６の選択出力は変化することになる。

一方、基本クロックａの８個以上、例えば２０個に相当
する時間“θ″となる様なりロック信号が入力端子Ａに
印加されるとすると、この“０″によりシフトレジスタ
３及びＤＦｒ４のリセットは解除され、基本クロックａ
によりシフトレジスタ３の１段目出力すが“０′″から
“１′°となり、この立上りエツジにてＤＦｒ４の負論
理側出力Ｃは“０′′に変化する。従って次の基本クロ
ックａにてシフトレジスタ３の１段目出力は０″に遷移
することになる。

シフトレジスタ３においては、基本クロックａによって
クロック１個毎に“１″の信号が順次シフトされ、８個
目のクロックａにて８段目出力ｄが“１″となり、次の
９個目のクロックａにて再び８段目出力ｄは“０″とな
る。この８段目出力ｄはインバータ５により反転されて
カウンターのリセット入力となっているので、９個目の
クロックａにより０″となった８段目出力ｄに応答して
、カウンターはリセットされて初期化が行われることに
なる。

すなわち、８ビツトシフトレジスタ３とＤＦｒ４とによ
り、クロック入力端子Ａから供給されるクロック入力信
号が基本タロツクａの８個以上の期間″０°°レベルに
あることが検出され、この検出に応答してカウンターを
初期化するようにしているのである。

初期化が必要のない通常の動作時においては、クロック
入力端子Ａから供給されるクロック入力信号は基本クロ
ックａの８個未満の間“′０°°レベルをとるような信
号としておけば良いことになる。

尚、８ビツトシフトレジスタ３を用いているが、この８
ビツトについては特に限定されることはなく、必要に応
じてビット数を設定すれば良いことは勿論である。また
、図の回路側に限らず、クロック入力端子Ａから供給さ
れるクロック入力信号の“０″レベル（若しくは“１″
レベルでも可）の期間を計時できるような回路とするこ
とかでかきる。

以上の構成とすることにより、特別なリセット入力端子
を設ける必要がなくなるものである。また、仮にカウン
ターの初期化機能が集積回路の初期化と連動しているだ
けであれば、出力端子Ｂの出力が何番目の信号のものか
一度判らなくなると、再度全体回路の初期化を行わない
限り不明となる。

しかし、本実施例を用いれば、カウンターのクロツク入
力信号Ａを所定時間”Ｏ”（若しくは°゛１″）に固定
すれば、他の回路とは全く独立してカウンタ１の内容を
初期化できるので、上記不都合は生じない。

ｌ匪座力１ 蒸上の如く、本発明によればカウンタのクロック入力信
号が−・定時間以上規定レベルに維持されれているとき
に、カウンタ初期化信号を発生するよう構成したので、
カウンタのリセット入力端子が全く不要となり、特に大
規模集積回路のテスト回路部分等、通常動作時には不要
な部分への入力端子割当て数を削減することがでかきる
という効果がある。

また、カウンタを他の回路とは無関係に初期化できるの
で、大規模集積回路の内部観測用回路に適用した場合、
内部状態を何等こわさずに観測できるという効果もある
。

【図面の簡単な説明】

図は本発明の実施例の回路ブロック図である。 主要部分の符号の説明 １・・・・・・カウンタ ３・・・・・・シフトレジスタ ４・・・・・・ＤＦＦ

Claims (1)

【特許請求の範囲】
1. （１）クロック入力が予め定められた時間以上規定レベ
   ルにあるときに、カウンタの内容を初期化する初期化手
   段を有することを特徴とするカウンタ制御回路。