JPH02123455A - マルチプロセッサシステムの再構成方法 - Google Patents
マルチプロセッサシステムの再構成方法Info
- Publication number
- JPH02123455A JPH02123455A JP63276254A JP27625488A JPH02123455A JP H02123455 A JPH02123455 A JP H02123455A JP 63276254 A JP63276254 A JP 63276254A JP 27625488 A JP27625488 A JP 27625488A JP H02123455 A JPH02123455 A JP H02123455A
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- processor element
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- Pending
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- 238000000034 method Methods 0.000 title claims description 6
- 238000004891 communication Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 2
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のプロセッサエレメントからなるマルチプ
ロセッサシステムの再構成方法に係り、特に動作時の故
障に対する動的再構成に好適なマルチプロセッサシステ
ム再構成方法に関する。
ロセッサシステムの再構成方法に係り、特に動作時の故
障に対する動的再構成に好適なマルチプロセッサシステ
ム再構成方法に関する。
従来、マルチプロセッサシステムにおいては、例えば「
情報処理」２７巻９号（１９８６年）第１０３９頁から
第１０４８頁に記載のように、あらかじめ物理的に冗長
なシステム構成にしておき、あるプロセッサエレメント
が故障すると、予備のプロセッサエレメントを割当て＼
システムを再構成していた。
情報処理」２７巻９号（１９８６年）第１０３９頁から
第１０４８頁に記載のように、あらかじめ物理的に冗長
なシステム構成にしておき、あるプロセッサエレメント
が故障すると、予備のプロセッサエレメントを割当て＼
システムを再構成していた。
上記従来技術では、冗長なシステム構成としているため
、通常動作時に使用されないプロセッサエレメントがイ
ｆ在し、プロセッサエレメントのイｊ効利用の点で問題
があった。
、通常動作時に使用されないプロセッサエレメントがイ
ｆ在し、プロセッサエレメントのイｊ効利用の点で問題
があった。
本発明０月１的は、通常動作時にずへでのプロセッサエ
レメントを有効に使用し、しかもブロセ・ノザエレメン
；−の故障時、システムを動的に再構成１−ることので
きるマルチプロセラサシステ１１の再構成方法を提供す
ることにある。
レメントを有効に使用し、しかもブロセ・ノザエレメン
；−の故障時、システムを動的に再構成１−ることので
きるマルチプロセラサシステ１１の再構成方法を提供す
ることにある。
ト記目的を達成ずろため、本発明は、各ブロセッ勺ニレ
メン１へに、当該プロセッサニレメン１へに一つ以上の
仮想のプロセッサエレメントを構築し、その実行を制御
する手段と、すべてのプロセッサエレメントについて、
物理的プロセッサエレメントに識別する実プロセッサ識
別子と仮想プロセッサエレメントンを識別する論理プロ
セッサ識別子との対応を示す手段を設け、あるプロセッ
サエレメントの故障時、該故障したプロセッサエレメン
トをシステ１１より切離１ど共に、その機能を他のプロ
セッサエレメント−、、ｌ−に仮想ブ「１セッザエレメ
ン１−とじＣ構築し、名ブ゛ロセノサ１１ノメン１へに
おいて、１−記故障プロセッサエレメン（−の論理プロ
セッサ識別ｆ−１，：−ス］応Ｊ−る実プロセッサ識別
子の値を該他のプロセッサニレメン［への実ブｒ」セッ
サ識別ｒ−の値に変更して、該故障プロセッサエレメン
トンへの通（ｉ４を該他のプロセッサニレメンｈｈ’７
１”仮想的に実行することを特徴とする。
メン１へに、当該プロセッサニレメン１へに一つ以上の
仮想のプロセッサエレメントを構築し、その実行を制御
する手段と、すべてのプロセッサエレメントについて、
物理的プロセッサエレメントに識別する実プロセッサ識
別子と仮想プロセッサエレメントンを識別する論理プロ
セッサ識別子との対応を示す手段を設け、あるプロセッ
サエレメントの故障時、該故障したプロセッサエレメン
トをシステ１１より切離１ど共に、その機能を他のプロ
セッサエレメント−、、ｌ−に仮想ブ「１セッザエレメ
ン１−とじＣ構築し、名ブ゛ロセノサ１１ノメン１へに
おいて、１−記故障プロセッサエレメン（−の論理プロ
セッサ識別ｆ−１，：−ス］応Ｊ−る実プロセッサ識別
子の値を該他のプロセッサニレメン［への実ブｒ」セッ
サ識別ｒ−の値に変更して、該故障プロセッサエレメン
トンへの通（ｉ４を該他のプロセッサニレメンｈｈ’７
１”仮想的に実行することを特徴とする。
あるプロセッサエレメントか故障した時、該故障したプ
ロセッサエレメントをシステ１１より切離すと共に、そ
の機能を他の正常なプロセッサエレメント〜に仮想のプ
ロセッサニレメンＩ〜として割当てる３、これにより、
当該他のプロセッザエ１ノメン１〜上では、仮想的に複
数のプロセッサエレメントが動作することになり、あら
かしめ物理的に冗長なシステム構成とする必要がなくな
る１、 〔実施例〕 以上、本発明の−・実施例について図面により詳細に説
明する。
ロセッサエレメントをシステ１１より切離すと共に、そ
の機能を他の正常なプロセッサエレメント〜に仮想のプ
ロセッサニレメンＩ〜として割当てる３、これにより、
当該他のプロセッザエ１ノメン１〜上では、仮想的に複
数のプロセッサエレメントが動作することになり、あら
かしめ物理的に冗長なシステム構成とする必要がなくな
る１、 〔実施例〕 以上、本発明の−・実施例について図面により詳細に説
明する。
第２図に本発明で対象とするマルチプロセッサシステム
の概略ブロック図を示す。本マルチプロセッサシステム
は４個のプロセッサエレメントを７１−リグス状に配置
して構成したものである。第２図において、ｉ ａは実
プロセッサエレメント〇（実ＰＥＯと略す） 、 、１
．１）は実プロセッサエレメント１（実ＴＩ Ｅ ｌ−
と略ず）、１ｃは実プロセッサニレメン１〜２（実１１
Ｅ ２と略す）、１ｄは実プロセッサニレメン１〜３
（実Ｐ Ｅ ３と略す）である。
の概略ブロック図を示す。本マルチプロセッサシステム
は４個のプロセッサエレメントを７１−リグス状に配置
して構成したものである。第２図において、ｉ ａは実
プロセッサエレメント〇（実ＰＥＯと略す） 、 、１
．１）は実プロセッサエレメント１（実ＴＩ Ｅ ｌ−
と略ず）、１ｃは実プロセッサニレメン１〜２（実１１
Ｅ ２と略す）、１ｄは実プロセッサニレメン１〜３
（実Ｐ Ｅ ３と略す）である。
４ａ〜４ｄは各Ｉ）ＥＯ〜Ｉ） Ｅ ３をシステムから
切離すノー１へスイッチであり、通常はプロセッサエレ
メント間で情報を伝送するために用いられる。
切離すノー１へスイッチであり、通常はプロセッサエレ
メント間で情報を伝送するために用いられる。
５□１と５ｂはＸ方向に情報を伝送するＸバス、（３ａ
と６ｂはＹ方向に情報を伝送するＹバスである。
と６ｂはＹ方向に情報を伝送するＹバスである。
第１図に一つの実Ｐ Ｅ Ｏの本発明に関係する部分の
詳細構成を示す。なお、他の実Ｙ） Ｅｌ〜Ｉ）ト：３
３も同様の構成である。２ａは当誠実１１ Ｅ Ｏの記
憶装置であり、仮想プロセッサ制御プログラム（モニタ
と略−４）領域、論理Ｐ Ｅ Ｏプログラム領域及び空
き領域からなる。３ａはプロセッサ対応表であり、論理
プロセッサ識別子（論理１［〕）と実プロセッサ識別子
（実Ｉ Ｉ−１）との対応関係を、すべての論理プロセ
ッサについて記述したものである。実プロセッサ識別子
は物理的なプロセッサエレメントを識別し、論理プロセ
ッサ識別ｆは仮想上のプロセッサエレメントを識別する
。
詳細構成を示す。なお、他の実Ｙ） Ｅｌ〜Ｉ）ト：３
３も同様の構成である。２ａは当誠実１１ Ｅ Ｏの記
憶装置であり、仮想プロセッサ制御プログラム（モニタ
と略−４）領域、論理Ｐ Ｅ Ｏプログラム領域及び空
き領域からなる。３ａはプロセッサ対応表であり、論理
プロセッサ識別子（論理１［〕）と実プロセッサ識別子
（実Ｉ Ｉ−１）との対応関係を、すべての論理プロセ
ッサについて記述したものである。実プロセッサ識別子
は物理的なプロセッサエレメントを識別し、論理プロセ
ッサ識別ｆは仮想上のプロセッサエレメントを識別する
。
各プロセッザエレメン１〜間の通信に際しては、プロセ
ッサ対応表の実プロセッサ識別子を用いて経路を選択し
、論理プロセッサ識別子を用いて情報を受送信する。第
１図のプロセッサ対応表３８は、第２図の如く各１）
Ｅ Ｏ〜１）Ｅ３がすべてシステムに接続されている場
合の例であり、この場合、論理プロセッサ識別子と実プ
ロセッサ識別子は同一の値にとる。
ッサ対応表の実プロセッサ識別子を用いて経路を選択し
、論理プロセッサ識別子を用いて情報を受送信する。第
１図のプロセッサ対応表３８は、第２図の如く各１）
Ｅ Ｏ〜１）Ｅ３がすべてシステムに接続されている場
合の例であり、この場合、論理プロセッサ識別子と実プ
ロセッサ識別子は同一の値にとる。
いま、第２図のマルチプロセッサシステムにおいて、実
プロセッサニレメンｌ−１ｄ（実１） Ｅ ３ ）が故
障し、誠実Ｐ Ｅ ３およびノードスイッチ４ｄをシス
テムより切離し、誠実Ｐ ｌ’： ３の機能を実プロセ
ッサニレメンｔ−１ａ（実１．） Ｅ Ｏ） に割当
て＼システムを再構成したとする。この場合の実Ｐ Ｅ
Ｏの記憶装置２ａとプロセッサ対応表３ａを第３図に示
し、また、システム構成を第４図に示す。
プロセッサニレメンｌ−１ｄ（実１） Ｅ ３ ）が故
障し、誠実Ｐ Ｅ ３およびノードスイッチ４ｄをシス
テムより切離し、誠実Ｐ ｌ’： ３の機能を実プロセ
ッサニレメンｔ−１ａ（実１．） Ｅ Ｏ） に割当
て＼システムを再構成したとする。この場合の実Ｐ Ｅ
Ｏの記憶装置２ａとプロセッサ対応表３ａを第３図に示
し、また、システム構成を第４図に示す。
第３図に示すように、実ＰＥＯでは記憶装置２ａの空き
領域であった部分に論理ＰＥ３プログラム領域を作成し
、誠実ＰＥＯは仮想的に論理ＰＥ０１論理ＰＥ３の２つ
のプロセッサエレメントとして動作するように制御され
る。この制御は仮想プログラム制御プログラム（モニタ
）２ａ−１が司どる。また、プログラム対応表３ａにお
ける論理プログラム識別子“３”に対応する実プログラ
ム識別子の値を０″′に変更する。他のプロセッサエレ
メント（実ＰＥＩ、実ＰＥ２）におけるプロセッサ対応
表についても、該ＰＥＯのプロセッサ対応表３ａと同様
に変更する。これにより、例えば実ＰＥＩが故障した実
ＰＥ３と通信を行う際には、実ＰＥＯを選択し、モニタ
２ａ−１の制御下で、記憶装置２ａ上の論理ＰＥ３プロ
グラム領域の情報を送受信する。モニタ２ａ−１の働き
は、仮想計算機における制御モニタと同様である。
領域であった部分に論理ＰＥ３プログラム領域を作成し
、誠実ＰＥＯは仮想的に論理ＰＥ０１論理ＰＥ３の２つ
のプロセッサエレメントとして動作するように制御され
る。この制御は仮想プログラム制御プログラム（モニタ
）２ａ−１が司どる。また、プログラム対応表３ａにお
ける論理プログラム識別子“３”に対応する実プログラ
ム識別子の値を０″′に変更する。他のプロセッサエレ
メント（実ＰＥＩ、実ＰＥ２）におけるプロセッサ対応
表についても、該ＰＥＯのプロセッサ対応表３ａと同様
に変更する。これにより、例えば実ＰＥＩが故障した実
ＰＥ３と通信を行う際には、実ＰＥＯを選択し、モニタ
２ａ−１の制御下で、記憶装置２ａ上の論理ＰＥ３プロ
グラム領域の情報を送受信する。モニタ２ａ−１の働き
は、仮想計算機における制御モニタと同様である。
以上の説明から明らかな如く、本発明によれば、複数の
プロセッサエレメントからなるマルチプロセッサシステ
ムにおいて、あるプロセッサエレメントが故障した時、
その機能を他のプロセッサエレメントに割当て、該他の
プロセッサエレメント上で仮想的に複数の論理プロセッ
サエレメントの動作を可能とすることにより、物理的に
冗長なシステム構成とする必要がなく、プロセッサエレ
メントが故障していない場合、すべてのプロセッサエレ
メントを有効に使用することができる効果がある。
プロセッサエレメントからなるマルチプロセッサシステ
ムにおいて、あるプロセッサエレメントが故障した時、
その機能を他のプロセッサエレメントに割当て、該他の
プロセッサエレメント上で仮想的に複数の論理プロセッ
サエレメントの動作を可能とすることにより、物理的に
冗長なシステム構成とする必要がなく、プロセッサエレ
メントが故障していない場合、すべてのプロセッサエレ
メントを有効に使用することができる効果がある。
第１図は本発明の一実施例を示すプロセッサエレメント
のブロック図、第２図は本発明で対応とするマルチプロ
セッサシステムの構成例を示すブロック図、第３図は故
障発生後のプロセッサニレメン！−のブロック図、第４
図は故障発生後のマルチプロセッサシステムのブロック
図である。 １８〜１ｄ・・・プロセッサエレメント、２ａ・・・記
憶装置、 ３ａ・・・プロセッサ対応表、４ａ〜４ｄ・
・・ノードスイッチ、 ５ａ、５ｂ＝Ｘバス、 ６ａ、６ｂ”・Ｙバス。
のブロック図、第２図は本発明で対応とするマルチプロ
セッサシステムの構成例を示すブロック図、第３図は故
障発生後のプロセッサニレメン！−のブロック図、第４
図は故障発生後のマルチプロセッサシステムのブロック
図である。 １８〜１ｄ・・・プロセッサエレメント、２ａ・・・記
憶装置、 ３ａ・・・プロセッサ対応表、４ａ〜４ｄ・
・・ノードスイッチ、 ５ａ、５ｂ＝Ｘバス、 ６ａ、６ｂ”・Ｙバス。
Claims (1)
- （１）複数のプロセッサエレメントからなるマルチプロ
セッサシステムにおいて、 各プロセッサエレメントに、当該プロセッサエレメント
に一つ以上の仮想のプロセッサエレメントを構築し、そ
の実行を制御する手段と、すべてのプロセッサエレメン
トについて、物理的プロセッサエレメントを識別する実
プロセッサ識別子と仮想プロセッサエレメントを識別す
る論理プロセッサ識別子との対応を示す手段を設け、 あるプロセッサエレメントの故障時、該故障したプロセ
ッサエレメントをシステムより切離すと共に、その機能
を他のプロセッサエレメント上に仮想プロセッサエレメ
ントとして構築し、各プロセッサエレメントにおいて、
上記故障プロセッサエレメントの論理プロセッサ識別子
に対応する実プロセッサ識別子の値を該他のプロセッサ
エレメントの実プロセッサ識別子の値に変更して、該故
障プロセッサエレメントへの通信を該他のプロセッサエ
レメント上で仮想的に実行することを特徴とするマルチ
プロセッサシステムの再構成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276254A JPH02123455A (ja) | 1988-11-02 | 1988-11-02 | マルチプロセッサシステムの再構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276254A JPH02123455A (ja) | 1988-11-02 | 1988-11-02 | マルチプロセッサシステムの再構成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02123455A true JPH02123455A (ja) | 1990-05-10 |
Family
ID=17566862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63276254A Pending JPH02123455A (ja) | 1988-11-02 | 1988-11-02 | マルチプロセッサシステムの再構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02123455A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0602773A1 (en) * | 1992-12-18 | 1994-06-22 | Fujitsu Limited | Data communication between processors in multiprocessor systems |
| EP0717355A3 (en) * | 1994-12-12 | 1996-10-16 | Ncr Int Inc | Parallel processing system |
| JP2009510572A (ja) * | 2005-09-30 | 2009-03-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ロジカル・パーティションにプロセッサを割り当てるための方法、装置、およびプログラム |
| US8108719B2 (en) | 2006-10-13 | 2012-01-31 | Nec Corporation | Information processing device and failure concealing method therefor |
-
1988
- 1988-11-02 JP JP63276254A patent/JPH02123455A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0602773A1 (en) * | 1992-12-18 | 1994-06-22 | Fujitsu Limited | Data communication between processors in multiprocessor systems |
| EP0717355A3 (en) * | 1994-12-12 | 1996-10-16 | Ncr Int Inc | Parallel processing system |
| US5640584A (en) * | 1994-12-12 | 1997-06-17 | Ncr Corporation | Virtual processor method and apparatus for enhancing parallelism and availability in computer systems |
| JP2009510572A (ja) * | 2005-09-30 | 2009-03-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ロジカル・パーティションにプロセッサを割り当てるための方法、装置、およびプログラム |
| JP4841632B2 (ja) * | 2005-09-30 | 2011-12-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ロジカル・パーティションにプロセッサを割り当てるための方法、装置、およびプログラム |
| US8108719B2 (en) | 2006-10-13 | 2012-01-31 | Nec Corporation | Information processing device and failure concealing method therefor |
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