JPH02121432A

JPH02121432A - ディジタルデータの送受信方法、送信方法、受信方法、及び、ディジタルデータの送受信装置、送信装置、受信装置

Info

Publication number: JPH02121432A
Application number: JP63273980A
Authority: JP
Inventors: Hirokazu Kobayashi; 博和小林
Original assignee: Kenwood KK
Current assignee: Kenwood KK
Priority date: 1988-10-29
Filing date: 1988-10-29
Publication date: 1990-05-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】【産業上の利用分野〕この発明はディジタルデータの送受信方法、送信方法、
受信方法、及び、ディジタルデータの送受信装置、送信
装置、受信装置に係り、とくに秘匿性あるＰＣＭデータ
通信に好適なディジタルデータの送受信方法、送信方法
、受信方法、及び、ディジタルデータの送受信装置、送
信装置、受信装置に関する。

〔従来の技術〕

秘匿性のあるＰＣＭデータ通信を行う場合、予め送受信
側間でデータを暗号化する規則を決めておき、送信側で
はＰＣＭデータを一定の規則の下に暗号化して送信し、
受信側では一定の規則のドに解読して、ＰＣＭデータを
復号するようにしている。

〔発明が解決しようとする課題〕

しかし、上記した従来の方法では、簡単な暗号を用いた
場合には暗号が見破られやすく、秘匿性の確保が難しく
なる。

この発明は、かかる従来技術の問題に鑑み、高い秘匿性
を持たすことのできるディジタルデータの送受信方法及
び送信方法、受信方法、及び、ディジタルデータの送受
信装置及び送信装置、受信装置を提供することを、その
目的とする。

〔課題を解決するための手段〕

この発明に係るディジタルデータの送受信方法は、送信
側では、１単位分のディジタルデータに対するインター
リーブパターンを複数発生可能にして、各インターリー
ブパターンをコード付けし、ディジタルデータの１単位
分毎に、複数のインターリーブパターンの内、一つのイ
ンターリーブパターンでインターリーブを行うとともに
、時間的にはディジタルデータの１単位分の転送時間の
整数倍の時間単位でインターリーブを行うインターリー
ブパターンを変化させるようにし、インターリーブ後の
１単位分のディジタルデータ毎に、ディジタルデータと
、このディジタルデータのインターリーブに用いられた
インターリーブパターンのコードとを組み合わせた１単
位分の転送データとして出力し、受信側では、送信側の
各インターリーブパターンに対応するディインターリー
ブパターンを複数発生可能にして、各ディインターリー
ブパターンに送信側と同じコード付けをし、１単位分の
転送データが入力される度に、転送データに含まれるイ
ンターリーブパターンのコードを検出し、かつ、転送デ
ータの１単位分毎に、検出したコードに係るディインタ
ーリーブパターンに基づき転送データに含まれる１単位
分のディジタルデータのディインターリーブを行い、元
のディジタルデータに戻すこと、を特徴としている。

またこの発明に係るディジタルデータの送信方法は、１
単位分のディジタルデータに対するインターリーブパタ
ーンを複数発生可能にして、各インターリーブパターン
をコード付けし、ディジタルデータの１単位分毎に、複
数のインターリーブパターンの内、一つのインターリー
ブパターンでインターリーブを行うとともに、時間的に
はディジタルデータの１単位分の転送時間の整数倍の時
間単位でインターリーブを行うインターリーブパターン
を変化させるようにし、インターリーブ後の１単位分の
ディジタルデータ毎に、ディジタルデータと、このディ
ジタルデータのインターリーブに用いられたインターリ
ーブパターンのコードとを組み合わせた１単位分の転送
データとして出力すること、を特徴としている。

また、この発明に係るディジタルデータの受信方法では
、送信側の各インターリーブパターンに対応するディイ
ンターリーブパターンを複数発生可能にして、゛各ディ
インターリーブパターンに送信側と同じコード付けをし
、１単位分の転送データが入力される度に、転送データ
に含まれるインターリーブパターンのフードを検出し、
かつ、転送データの１単位分毎に、検出したコードに係
るディインターリーブパターンに基づき転送データに含
まれる１単位分のディジタルデータのディインターリー
ブを行い、元のディジタルデータに戻すこと、を特徴と
している。

この発明に係るディジタルデータの送受信装置は、ディ
ジタルデータの送信装置と少なくとも１つのディジタル
データの受信装置から成り、送信装置は、１単位分のデ
ィジタルデータに対するインターリーブパターンを、コ
ード付けして複数格納したインターリーブパターン選択
手段と、インターリーブパターンを、・１単位分のディ
ジタルデータの転送時間の整数倍の時間単位で変化させ
て選択するインターリーブパターン選ｔａ　手段と、１
単位分のディジタルデータ毎に、インターリーブパター
ン選択手段で選択されたインターリーブパターンをイン
ターリーブパターン選択手段から読み出し、インターリ
ーブを掛けるインターリーブ手段と、インターリーブ後
の１単位分のディジタルデータ毎に、このディジタルデ
ータのインク・−リーブに用いたインターリーブパター
ンのコードを含めた１単位分の転送データを外部へ出力
する出力手段と、を含み、受信装置は、送信側での複数
のインターリーブパターンに対応した複数のディインタ
ーリーブパターンを、送信側と同じツー１′付けして格
納したディインターリーブパターン選択手段と、送信側
から１単位分の転送データを入力する毎に、転送データ
に含まれるインターリーブパターンのコードを検出する
コード検出手段と、送信側から１単位分の転送データを
入力する毎に、転送データに含まれる１単位分のディジ
タルデータを検出するデータ検出手段と、コード検出手
段で検出したコードに対応するディインターリーブパタ
ーンをディインターリーブパターン選択手段から読み出
し、データ検出手段で検出したｌ単位分のディジタルデ
ータに対しディインターリーブを掛け、元のディジタル
データに戻すディインターリーブ手段と、を含むこと、
を特徴としている。

また、この発明に係るディジタルデータの送信装置は、
１単位分のディジタルデータに対するインターリーブパ
ターンを、コード付けして複数格納したインターリーブ
パターン選択手段と、インターリーブパターンを、１単
位分のディジタルデータの転送時間の整数倍の時間単位
で変化させて選択するインターリーブパターン選択手段
と、１単位分のディジタルデータ毎に、インターリーブ
パターン選択手段で選択されたインターリーブパターン
をインターリーブパターン選択手段から読み出し、イン
ターリーブを掛けるインターリーブ手段と、インターリ
ーブ後の１単位分のディジタルデータ毎に、このディジ
タルデータのインターリーブに用いたインターリーブパ
ターンのコードを含めた１単位分の転送データを外部へ
出力する出力手段と、を含むことを特徴としている。

また、この発明に係るディジタルデータの受信装置は、
送信側での複数のインターリーブパターンに対応した複
数のディインターリーブパターンを、送信側と同じコー
ド付けして格納したディインターリーブパターン選択手
段と、送信側から１単位分の転送データを入力する毎に
、転送データに含まれるインターリーブパターンのコー
ドを検出するコード検出手段と、送信側からｌ単位分の
転送データを入力する毎に、転送データに含まれる１単
位分のディジタルデータを検出するデータ検出手段と、
コード検出手段で検出したコードに対応するディインタ
ーリーブパターンをディインターリーブパターン選択手
段から読み出し、データ検出手段で検出した１単位分の
ディジタルデータに対しディインターリーブを掛け、元
のディジタルデータに戻すディインターリーブ手段と、
を含むこと、を特徴としている。

〔実施例〕

次にこの発明の１つの実施例を第１図乃至第４図に基づ
いて説明する。

第１図は、この発明に係るＰＣＭ音声データ送信機を示
すブロック図である。

アナログの音声信号が入力される入力端子ＩＮにＡ／Ｄ
コンバータ１０が接続されており、所定のサンプリング
周期ｆ３（この実施例では４８ｋＨ２とする）でディジ
タルの音声サンプリングデータに変換される。

Ａ／Ｄコンバータ１０の出力側には、エンコーダ１２が
接続されており、ディジタル音声サンプリングデータを
所定サンプリング数ずつ集めて（この実施例では４８個
）、所定のデータフォーマットに変換し、このとき誤り
訂正符号の附加などの所定の信号処理も行い、ｌフレー
ム分ずつの単位に分けられた音声データとして出力する
。

このエンコーダ１２は、タイミング制御回路１４から入
力するフレームクロックＰＣＫ＋　（１ｋ　Ｈ２）やビ
ットクロツタＢＣにｅ　（２，０４８Ｍ　Ｈｚ、周期τ
）に従い、処理動作を実行する（第２図参照）。

エンコーダ１２の出力側にはインターリーブ回路１６が
接続されており、１単位分の音声データ（シリアルな２
′ビツトデータとする）に対し、ビットインターリーブ
を行う。

このインターリーブ回路１６は、音声データを２単位分
（２フレ一ム分）記憶できるＲＡＭ１Ｂを有しており、
０から（２’−１）番地までの第１領域と、２１′から
（２”’−１）番地までの第２頭域に分けられている。

ＲＡＭ１Ｂにはマルチプレクサ２０が接続されており、
書き込みと読み出しアドレスの切り換えがなされる。

マルチプレクサ２０の第１アドレスデータ入力端子Ａ、
乃至Ａ８には、書き込み側アドレスカウンタ２２が接続
されており、書き込みアドレスデータが入力される。

書き込み側アドレスカウンタ２２は、タイミング制御回
路１４から入力するビットクロックＢＣ１ｔ　。

（但しフレームの開始時点Ｌ０からり、−ｔ、＋（１６
＋Ｋ）τΦ間は停止し、ＬｌからＬｉ＝ｔ＋＋２Ｎτま
で出力される。第２図参照）に従い、０から（２”’−
１）のアドレスデータ（Ｎ＋１ビツト）を順に発生させ
、マルチプレクサ２０へ出力する。

ＡＭが「０」のときはＲＡＭ１Ｂの第１領域、ＡＭが「
１」のときはＲＡＭ１Ｂの第２領域に対応している。

なお、書き込み側アドレスカウンタ２２は、タイミング
制御Ｂ回路１２からも１時点に入力する「ｌ」レベルの
クリア信号Ｃにより、２フレーム毎に初期化されるよう
になっている（第２図参照）。

書き込み側アドレスカウンタ２２の出力の内、ＭＳＢを
除く１桁からＮ桁目までの出力端子は、ＲＯＭ２４の１
桁からＮ桁目までの下位アドレスデータ入力端子と接続
されている。

タイミング制御回路１４は、ＲＯＭ２４に対しビットク
ロックＢＣＫ　＋を少しだけ遅延させた読み出し制御信
号を出力する。

ＲＯＭ２４には、ＲＡＭ１Ｂに格納された音声データに
対しｌフレーム分に当たる１単位分毎にビットインター
リーブを掛けるためのインターリーブパターンデータ（
インターリーブアドレスパターンデータ）が、互いに異
なる２に種類だけ記憶されており、（Ｎ＋１）桁から（
Ｎ＋Ｋ）桁目までの上位アドレスデータ入力端子に加え
られるにビットデータで選択された成る１種類のインタ
ーリーブパターンデータが、下位アドレスデータ入力端
子に加えられるＮビットデータの変化に従い、各Ｎビッ
トで構成されるアドレスデータ列として順にマルチプレ
クサ２０の第２アドレスデータ入力端子の内Ｂｏ乃至Ｂ
Ｎ−１に出力される。

各インターリーブアドレスパターンデータは、Ｏ乃至（
２’−１）までの数値に係るアドレスデータを分散配列
したものである。

ＲＯＭ２４の上位アドレス入力端子には、１ビット人カ
ーにビット出力の直並列変換回路２６の出力側が接続さ
れており、この直並列変換回路２６の入力端にはＭ系列
ＰＮ信号発生器２日が接続されている。

Ｍ系列ＰＮ信号発生器２８は、タイミング制御回路Ｉ４
から入力するフレームクロックＰＣに。（ｌｋ　ＨＺ　
）に従い、ｍ次の所定の生成多項式に基づく周期２′″
−１（ここではｍ＞Ｋとする）のＭ系列ＰＮ信号を発生
させるためのものであり、直並列変換回路２６の出力は
にビットで表されるインターリーブパターンのｉｉＮ尺
コードがフレーム周期毎にランダムに変化するようにな
っている。

よって、ＲＯＭ２４からは１フレ一ム周期毎に、異なる
インターリーブパターンデータが出力される。

なお、フレームクロックＰＣＪ　６を分周したあとＭ系
列ＰＮ信号発生器２日へ入力して、フレーム周期の整数
倍単位でインターリーブパターンが変化するようにして
もよい。

マルチプレクサ２０の第２アドレスデータ入力端子の内
Ｂ８には、書き込み側アドレスカウンタ２２の出力端子
の内のＭＳＢｉ子が反転回路２９を介して接続されてい
る。

第２アドレスデータ入力端子Ｂ０乃至Ｂ、は、ＲＡＭｌ
８に対する読み出しアドレスデータの入力に用いられる
。

Ｂ、が［ＯＪのときはＲＡＭ１８の第１領域、Ｈ、が１
１．のときはＲＡＭ１８の第２領域に対応している。

マルチプレクサ２０は、タイミング制御■回路１４から
入力するビットクロックＢＣＫ　、の１周期の内、立ち
上がり期間は第１アドレスデータ入力端子Ａ、乃至Ａ、
ｌに入力されたアドレスデータを出力端子Ｙｏ乃至Ｙ。

よりＲＡＭ１８へ書き込みアドレスデータとして出力す
る。

このときタイミング制？ｎ回路１４は、ビットクロック
ＢＣＫ　＋の１周期の内、立ち上がり直後に書き込み制
御信号をＲＡ　Ｍ　１．８に与えてエンコーグ１２から
出力される音声データを１ビット分書き込ませる。

逆に、マルチプレクサ２０は、ビットクロックＢＧＭ　
、の１周期の内、立ち下がり期間は第２アドレスデータ
入力端子Ｂ、乃至Ｂ８に入力されたアドレスデータを出
力端子Ｙｏ乃至Ｙ８よりＲＡＭ１Ｂへ読み出しアドレス
データとして出力する。

このとき、タイミング制ｉ７１回路１４は、ビットクロ
ックＢＣＫ　、の１周期の内、立ち下がり直後に読み出
し制御■信号をＲＡＭ１Ｂに与えて、ＲＡＭｌ８から音
声データを１ビット分読み出させる。

ＲＡＭ　Ｉ　８の出力側にはラッチ回路４２が接続され
ており、タイミング制御回路１４から入力するピントク
ロックＢＣＫ！　（ＲＡＭ　１１３に対する読み出し制
御信号より少し遅延されている。第２図参照）をラッチ
ストローブ信号として音声データを１ビットずつラッチ
する。

ラッチ回路４２の出力側には、排他的論理和回路３０が
接続されており、Ｍ系列ＰＮ信号発生器３２から入力す
るＭ系列ＰＮ信号と１ビットずつ排他的論理和が取られ
る。

Ｍ系列ＰＮ信号発生器３２は、タイミング制御回路Ｉ４
から入力したビットクロツタＢＣＫ、に従い、Ｌ次の所
定の生成多項式に基づ（周３Ｌ１１２’−１（Ｉ−は適
当に定めた数値）のＭ系列ＰＮ信号を発生ずる。

そして、排他的論理和回路３０で音声データとＭ系列Ｐ
Ｎ信号、の排他的論理和が取られることにより、音声デ
ータ中の直流成分が抑えられる。

なお、Ｍ系列ＰＮ信号発生器３２は、タイミング制御回
路１４から入力する「１」レベルのリセット信号Ｒでリ
セットが掛かるようになっている。

リセット信号Ｒは、１単位分の音声データのうち最初の
１ビットがラッチ回路４２でラッチされる時点ｔ、ｌの
ときに入力される。

排他的論理和回路３０の出力側には転送データ形成／出
力回路３４が接続されている。

この転送データ形成／出力回路３４では、すず排他的論
理和回路３０の出力側がセレクタ回路３４に接続されて
いる。

セレクタ回路３４の入力側には、フレーム同期パターン
発生回路３６と、インターリーブパターン選択コード送
出回路（以下、単に［選択コード送出回路」という）３
８とが接続されている。

フレーム同期パターン発生回路３６は、タイミング制御
回路１４から入力するｒｌ、レベルの初期化信号Ｓ　（
ｔ＋°より（１６＋Ｋ）τ前の時点ｔ　、　ｌで出力さ
れる。第２図参照）と、ｔ　、　ｌより１６τの聞出力
されるピットクロツタＢＣに、に従い、１６ビツトの所
定のフレーム同期パターンデータをｌビットずつシリア
ルに出力する。

また、選択コード送出回路３８は、直並列変換回路２６
の出力側と接続されてにビットの選択コードが入力され
るようになっている。

そして、この選択コード送出回路３Ｂは、タイミング制
御回路１４から入力するフレームクロックＦＣに。’　
　（ＦＣＫｅより少し位相が遅延されており、時点１　
、　＋で出力される）に付勢されて、直並列変換回路２
６の出力をラッチするとともに、タイミング制′４１＋
回路１４からｔ　、　ｌより１６τ遅れた時点からＫ・
１間入力するピットクロックＢＣに４に従い、ラッチデ
ータを１ビツトずつシリアルに出力する。

セレクタ回路３４は、タイミング制御回路１４から入力
する２ビツトの切換信号Ｃ８に従い、フレーム同期パタ
ーン発生回路３６、選択コード送出回路３日、排他的論
理和３０からの各入力を、各々所定の期間ずつ順に周期
的に選択しながら出力する機能を有している。

切換信号Ｃ３は１　、　＋以降ピットクロックＢ（Ｊ　
、の１６周期分が［００Ｊになってフレーム同期パター
ンを選択させる。

次に、切換信号ＣＳは、ｔ０゛より１６τ遅れた時点か
らピットクロツタＢＣに４のに周期分が「０１」になっ
てインターリーブパターンの選択コードを選択させる。

更に切換信号Ｃ３は、ｔ　、　ｌ以降ピットクロツタＲ
ＣＫ　１の２″周期分がｒｌｌＪになって音声データを
選択させる。

セレクタ回路３４により、第２図の上部に示すフォーマ
ット構成の転送データのピットストリーム信号が形成さ
れる。

セレクタ回路３４の出力側には、変調器４０が接続され
ており、搬送波をピットストリーム信号で変調し、出力
端子０１ＪＴより変調信号ＲＦを出力させる。

変調器４０での変調は、例えば４相［ＩＰＳＫで行われ
る。

次に、第１図に示すＰＣＭ音声データの送信機の全体的
な動作を説明する。

入力端子ＩＮに入力されるアナログの音声信号はＡ／Ｄ
コンバータｌＯで所定のサンプリング周波数ｆ　、＝４
８ｋ　Ｈｚにより、ディジタル化される。

Ａ／Ｄコンバータ１０から出力されるサンプリングデー
タは、ピットクロックＢＣに。で動作するエンコーダ１
２に入力されていき、４８個を１単位分としてフォーマ
ット化され、かつ、訂正符号の附加等の信号処理がなさ
れる。

このとき、エンコーダ１２はｔｏより（１６十Ｋ）τ遅
延したｔ１時点毎に入力するフレームクロックＦＣに１
の周期で、１単位分の音声データの処理を行う。

エンコーダ１２からは、フレームクロックＰＣＸが入力
された時点より、ピットクロックＢＣＫ、に従い１ビツ
トずつ音声データが出力される。

一方、マルチプレクサ２０とＲＯＭ２４ヘアドレスデー
タを出力している書き込み側アドレスカウンタ２２は、
クリア信号Ｃを入力した時点りでアドレスデータをＯと
し、以降ビットクロックＢＣに１に従いアドレスデータ
をＯから（２”’−１）までインクリメントしていく。

書き込み側アドレスカウンタ２２の出力が０から（２″
−１）の間は、マルチプレクサ２０の第２アドレスデー
タ入力端子Ｂ８の入力は「１」である。

また、Ｍ系列ＰＮ信号発生器２８は、フレームクロック
ＦＣに。に従いＭ系列ＰＮ信号を発生させているので、
直並列変換回路２６の出力するにビットの選択コードは
、ｌフレーム毎に０乃至（２にｌ）の数値の範囲でラン
ダムに変化する。

例えばに＝４、ｍ＝５とし、時点ｔ０でフレームクロツ
タＦＣＫ　＠を入力したときの選択コードが（０１１０
）ｚ＝６．＊のとき、その後の１フレ一ム期間の間はＲ
ＯＭ２４に格納された７番目のインターリーブパターン
データを構成するアドレスデータ（例えば１Ｏ１１５、
・・・・・・）が、書き込み側アドレスカウンタ２２か
らのアドレスデータの変化に従い、順にマルチプレクサ
２０へ出力される。

このため、マルチプレクサ２０は、ピットクロックＢＣ
Ｋ　、の内、書き込み側アドレスカウンタ２２がクリア
された直後の１周期の間（ＴＩとする）、書き込み側ア
ドレスカウンタ２２から書き込みアドレスデータとして
０を入力し、ＲＯＭ２４からは読み出しアドレスデータ
として１０を入力する。

そして、マルチプレクサ２０は、ＴＩの内ビットクロッ
クＢＣＫ　ｌの立ち上がり期間は書き込みアドレスデー
タ０をＲＡＭ１Ｂへ出力し、そのときエンコーダ１２か
ら出力されている１ビツトの音声データ（ｌフレーム分
の音声データの内、最初の１ビツト）をＲＡＭ１８の第
１領域に係る０番地に書き込ませる。

続いて、マルチプレクサ２０は、Ｔｌの内ビットクロッ
クＢＧＫ　、の立ち下がり期間に読み出しアドレスデー
タ（２’＋１０）をＲＡＭ１Ｂへ出力し、ＲＡＭ１Ｂの
第２領域に係る（２”＋１０）番地のアドレスからデー
タを出力させる。

若し、第２領域に既に１単位分の音声データが書き込ま
れているとき、先頭の１ビツト分のデータが出力される
。

クリア後の最初のビットクロックＢＣに１が入力される
と、書き込み側アドレスカウンタ２２はアドレスデータ
ｌを出力する。

このアドレスデータの変化にともないＲＯＭ２４からは
７番目のインターリーブパターンデータの内、２番目の
アドレスデータである１５を出力する。

よって、マルチプレクサ２０は、書き込み側アドレスカ
ウンタ２２がクリアされたあとのビットクロックＢＣＫ
　、の第２周期（Ｔ２）の内、立ち上がり期間の間は書
き込みアドレスデータ１をＲＡＭ１８へ出力し、そのと
きエンコーダ１２から出力されている２番目の１ビツト
データをＲＡＭ　１８の第１領域に係る１番地に書き込
ませる。

また、Ｔ２の立ち下がり期間の間は、読み出しアドレス
データ（２’＋１５）をＲＡＭ１Ｂへ出力し、ＲＡＭ１
８の第２ｆＩＪＩ域に係る（２’＋１５）番地からデー
タを出力させる。

以下同様にして、ビットクロックＢＣＫ　Ｉに従い、エ
ンコーダ１２から出力された音声データが１ビツトずつ
ＲＡＭ１Ｂの第１の領域に順に格納されていき、同時に
、ＲＡＭ１８の第２ｉｌ域から７番目のインターリーブ
パターンが示す順番で音声データが１ビツトずつ出力さ
れていく。

１単位分の音声データの書き込みと読み出しが終わると
、次のフレームに入るのでビットクロックＢＣに１が暫
く停止し、インターリーブ処理も中断する。

この際、Ｍ系列ＰＮ信号発生器２８は次のフレームクロ
ックＦＣに、の入力に付勢されて新たなＭ系列ＰＮ信号
を発生し、これにともない直並列変換回路２６の出力が
変化し、（１１０１）ｇ−１３，・となる。

２番目のフレームに係るピットクロツタＱＣに１が書き
込み側アドレスカウンタ２２に入力されると、書き込み
アドレスデータは前回に続いて２Ｎから（２”’−１）
まで順に変化し、エンコーダ１２が１ビツトずつ出力す
る１単位分の音声データはピッドクロツタＲＣＫ　、の
立ち上がり期間中にＲＡＭ１８の第２領域に係る２″番
地から（２”’−１）番地までに書き込まれる。

このとき、マルチプレクサ２０の第２アドレスデータ入
力端子Ｂ１１には［ＯＪが入力される。

一方、２番目のフレームに関しても、書き込み側アドレ
スカウンタ２２がＲＯＭ２４に出力する下位アドレスデ
ータは０から（２’−１）まで変化し、ＲＯＭ２４から
は１４番目のインターリーブパターン（例えば３．１６
．２０、・・・・・・）に係るアドレスデータが順にマ
ルチプレクサ２０へ出力され、このアドレスデータに基
づきＲＡＭ１Ｂの第１領域から３番地、１６６番地２０
０番地・・・・・・の順に、直前に第１Ｎ域に格納され
た１単位分の音声データが１ビツトずつ分散しながら読
み出されていく。

そして２番目のフレームに係る１単位分２Ｎ個の音声デ
ータの処理が終わると、再びピットクロックＢＣＫ　Ｉ
が停止する。

次の３番目のフレームに関しても同様に、ＲＡＭ１Ｂに
対する音声データの書き込みと読み出しがなされるが、
今度は初めに書き込み側アドレスカウンタ２２がクリア
されるので、第１　ｔＮ域に書き込みがなされ、第２領
域から読み出しがなされる。

以下、同様の処理が繰り返されていく。

ＲＡＭ１Ｂから出力される音声データは、ラッチ回路４
２でピットクロックＢＣＫ　ｚの入力タイミング毎に１
ビツトずつラッチされる。

ラッチ回路４２でラッチされたデータは、排他的論理和
回路３０により、ピットクロックＢＣＫ宜に従い歩道動
作を行うＭ系列ＰＮ信号発生器３２が出力したＭ系列Ｐ
Ｎ信号と排他的論理和が取られて、音声データに含まれ
る直流分が抑えられたのち転送データ形成／出力回路３
３へ出力される。

Ｍ系列ＰＮ信号発生器３２は、ＲＡＭ１ＢからｌΦ位分
の音声データの最初の１ビツトが出力され、かつ、ラッ
チ回路４２でラッチされた時点１　、　＋にリセットが
なされるので、各フレーム毎のＭ系列ＰＮ信号は同一の
ものとなる。

排他的論理和回路３０の出力は、セレクタ回路３４へ送
られる。

セレクタ回路３４はフレームの開始時点り。

から１６τの間、フレーム同期パターン発生器３６側に
切り換えられるので、ピットクロックＢＣＫ　ｓに従い
フレーム同期パターンがセレクタ回路３４を介して変調
器４ｏへ出力される。

一方、フレームの開始時点ｔ　、　ｌでは、そのフレー
ムにおけるインターリーブパターンの選択コードが選択
コード送出回路３８でラッチされる。

このセレクタ回路３４は、フレーム同期パターンの出力
完了時点がらにτの間、選択コード送出回路３８側に切
り換えられるので、ピットクロ・ンクＢＣＫ、に従い選
択コードがセレクタ回路３４を介して変調器４０へ出力
される。

続いて、セレクタ回路３４は、選択コードの出力完了時
点（、ｌから２Ｈτの間、排他的論理和回路３０側に切
り換えられるので、インターリーブとＭ系列ＰＮ符号信
号との排他的論理和が取られた後の音声データがセレク
タ回路３４を介して変調器４０へ出力さる。

このように、フレーム同期パターン、選択コード、音声
データが順に出力されることで所定のフォーマットに従
うピットストリーム信号が形成される。

変調器４０では、搬送波がピットストリーム信号で４相
ＤＰＳに変調され、変調信号ＲＦとして出力端子ＯＵＴ
より出力される。

１単位分の全ての音声データの出力が完了すると、セレ
クタ回路３４は再びフレーム同期バ９−ン発生器３６側
に切り換えられ、以下同様にしてフレーム単位での転送
データ出力が繰り返されてし１　く　。

第３図は、第１図のＰＣＭ音声データ送信機とケーブル
で接続されたＰＣＭ音声データ受信機のブロック図であ
る。

変調信号ＲＦが入力される入力端子ＩＮには復調器５０
が接続されており、変調信号がら元のピットストリーム
信号が復調されるとともに、ＰＬＬ回路によりピットス
トリーム信号中のピットクロックＣに・が抽出される（
第４図参照）。

この際、送信側で、Ｍ系列ＰＮ信号により音声データの
直流分を抑えているため、正確なピットクロックＣに、
の抽出がなされる。

復調器５０のピットストリーム信号の出力側は、フレー
ム同期パターン検出回路５２、選択コード検出回路５４
、排他的論理和回路５６と接続されている。

復調器５０のピットクロックＣに。の出力側には、フレ
ーム同期パターン検出回路５２、選択コード検出回路５
４、タイミング制御回路５８、Ｍ系列ＰＮ信号発生器６
０が接続されている。

フレーム同期パターン検出回路５２はフレーム同期パタ
ーンを記憶した！６ビツトの固定レジス夕と、１６ビツ
トのシフトレジスタと、固定レジスタとシフトレジスタ
のデータの比較を行うデータ比較器を有しており、ビッ
トクロックＣに０に基づき復調器５０から出力されるピ
ットストリーム信号を１ビツトずつシフトレジスタへ格
納していきながら、データ比較器でフレーム同期パター
ンとの一致判定を行い、一致したときデータ比較器がフ
レーム同期検出信号５ＹＮＣをタイミング制御回路５８
と選択コード検出回路５４へ出力する（第４図参照）。

タイミング制？■回路５８は、フレーム同期検出信号５
ＹＮＣが入力されると、τだけおいてビットクロックＣ
Ｋｏの４パルス分をビットクロックＣに、として選択コ
ード検出回路５４へ出力する（第４図参照）。

選択コード検出回路５４は、２フレ一ム分の選を尺コー
ドを格納するための８ヒ゛ツトのシフトレジスタを有し
ており、ビットクロック（１，に従い、ビットストリー
ム信号を１ビツトずつシフトレジスタに格納し、選択コ
ードの検出を行う。

選択コード検出回路５４のシフトレジスタの内、後段の
４ビツトの出力側はＲＯＭ６２の上位アドレスデータ入
力端子（Ｎ＋１桁からＮ十に桁目まで）と接続されてい
る。

υＬ他的論理和回路５６の他方の入力端にはＭ系列ＰＮ
信号発生器６０が接続されている。

このＭ系列ＰＮ信号発生器６０は、送信側のＭ系列ＰＮ
信号発生器３２と全く同様に構成されており、ビットク
ロツタＣＫ、に従い、Ｌ次の所定の生成多項式に基づ＜
２Ｌ−１周期のＭ系列ＰＮ信号を発生する。

但し、タイミング制御姉回路５Ｂは、フレーム同期検出
信号５ＹＮＣの立ち上がり時点ｐ。から、（Ｋ十Ｉ）τ
経過後の時点ｐｌに「１」レベルのリセット信号ＵをＭ
系列ＰＮ信号発生器６０へ出力する。

排他的論理和回路５６では、ビットストリーム信号中の
音声データからＭ系列ＰＮ信号成分が取り除かれる。

排他的論理和回路５６の出力側にはディインターリーブ
回路６４が接続されており、１単位分の音声データに対
するビットディインターリーブがなされる。

このディインターリーブ回路６４は、音声データを２車
位分（２フレ一ム分）記憶できるＲＡＭ６６、ＲＡＭ６
６への書き込みと読み出しアドレスの切り換えを行うマ
ルチプレクサ６８．０から（２”’−１）までのアドレ
スデータを順に発生する書き込み側アドレスカウンタ７
０、第１　ＩＩ中のＲＯＭ２４に格納された２に種類の
インターリーブパターンデータに各々対応する２′種類
のディインターリーブパターンデータ（ディインターリ
ーブアドレスパターンデータ）を格納したＲＯＭ６２、
反転回路７２から成り、第１図中のインターリーブ回路
工６と同様の動作により、音声データに対するビットデ
ィインターリーブを行う。

このディインターリーブ回路６４は、ピットストリーム
信号から音声データを検出する機能も有している。

書き込み側アドレスカウンタ７０には、２１時点以降、
２１′周期分のビットクロックＣＫ、から成るビットク
ロックＣＫ２がタイミング制御卸回路５８から入力され
、このビットクロックＣに２に基づきインクリメントを
行う（第４図参照）。

但し、書き込み側アドレスカウンタ７０には、２フレ一
ム周期毎に、２１時点に’ＩＪ　レベルのクリア信号Ｗ
が入力され゛ζアドレスデータが０とされる。

書き込み側アドレスカウンタ７０の（Ｎ＋１）ビットの
出力端子はマルチプレクサ６８の第１アドレスデータ入
力端子Ｄ０乃至Ｄ□と接続されており、書き込みアドレ
スデータが入力される。

また、書き込み側アドレスカウンタ７０のＭＳＢを除く
Ｎビットは、ＲＯＭ６２の１桁からＮ桁までの下位アド
レスデータ入力端子と接続されている。

タイミング制御回路５８は、ＲＯＭ６２に対しビットク
ロツタＣＫ、を少し遅延させた読み出し制御信号を出力
する。

ＲＯＭ６２からは、−ヒ位アドレスデータ入力端子に加
えられるにビットの選択コードで指定された成る１種類
のディインターリーブパターンデータが、下位アドレス
データ入力端子に加えられるＮビットデータの変化に従
い、各Ｎビットで構成されるアドレスデータ列として順
にマルチプレクサ６８の第２アドレスデータ入力端子の
内Ｅｏ乃至ＥＮ−１に出力される。

各ディインターリーブパターンデータは、選択コードが
同一な送信側でのインターリーブパターンデータでイン
ターリーブされた音声データをＲＡＭ６６上で元に戻す
ことができるようにしたものである。

マルチプレクサ６８の第２アドレスデータ入力端子のう
ち巳、には、書き込み側アドレスカウンタ７０のＭＳ８
５ｆｔ子が反転回路７２を介して接続されている。

第２アドレスデータ入力端子Ｅ・乃至Ｅ、は、ＲＡＭ６
６に対する読み出しアドレスデータの入力に用いられる
。

マルチプレクサ６８は、タイミング制御回路５８から入
力するビットクロックＣＫｚの１周期の内、立ち上がり
期間は第１アドレスデータ入力端子り、乃至り、ｌに入
力されたアドレスデータを出力端子ｚｏ乃至Ｚ、Ｉより
ＲＡＭ６６へ書き込みアドレスデータとして出力する。

このときタイミング制御回路５８は、ビットクロックＣ
に、の１周期の内の立ち上がり直後に、書き込み制御信
号をＲＡＭ６６に与えて排他的論理和回路５６から出力
される音声データを１ビット分書き込ませる。

逆に、マルチプレクサ６８は、ビットクロックＣＫ！の
１周期の内、立ち下がり期間は第２アドレスデータ入力
端子Ｅ、乃至Ｅ２に入力されたアドレスデータを出力端
子Ｚｏ乃至Ｚ、ＩよりＲＡＭ６６へ読み出しアドレスデ
ータとして出力する。

このとき、タイミング制御回路５８は、ビットクロック
ＣＫ、の１周期の内の立ち下がり直後に、読み出し制御
信号をＲＡＭ６６に与えて、ＲＡＭ６６から音声データ
を１ビット読み出させる。

ＲＡＭ６６の出力側にはラッチ回路７４が接続されてお
り、タイミング制御回路５８から入力するビットクロッ
クＣＫ２　（ＲＡＭ　６６に対する読み出し制御信号よ
り少し遅延されている。第４図参照）をラッチストロー
ブ信号として音声データを１ビットずつラッチする。

ラッチ回路７４の出力側にはデコーダ７６が接続されて
おり、ビットクロックＣＫ、とタイミング制御回路５Ｂ
から２１時点からτだけ遅れたタイミングで入力するフ
レームクロックＰＫに従い、ラッチ回路７４でラッチさ
れたデータを１ビットづつ取り込み、そして、１単位分
ずつ音声データに対する誤り訂正、サンプリングデータ
の復号等の処理を行う（第４図参照）。

デコーダ７６の出力側には、Ｄ／Ａコンバータ７８が接
続されており、サンプリングデータがアナログ音声信号
に変換される。

Ｄ／Ａコンバータ７８の出力は出力端子０ＬＩＴから出
力される。

出力端子０ＬＩＴから出力されたアナログ音声信号をア
ンプで増幅し、スピーカに入力することで音響再生がな
される。

次に第３図に示したＰＣＭ音声データ受信機の動作を説
明する。

入力端子ＩＮに入力された１番目のフレーム周期に係る
４相ＤＰＳにの変調信号ＲＦは、復調器５０でビットス
トリーム信号に復調されて、フレーム同期パターン検出
回路５２、インターリーブパターン選択コード検出回路
（以下、単に［選択コード検出回路Ｊと呼ぶ）５４、Ｍ
系列ＰＮ信号発生器６０、排他的論理和回路５６へ送ら
れるとともに、ビットクロックＣＫ、が抽出されてフレ
ーム同期パターン検出回路５２、Ｍ系列ＰＮ信号発生器
６０、タイミング制御回路５Ｂへ送られる。

ピットストリーム信号は、ビットクロックＣＫ。

に付勢されて１ビットずつフレーム同期パターン検出回
路５２のシフトレジスタに転送されていき、シフトレジ
スタに丁度フレーム同期パターンが格納された時点Ｐ、
で、フレーム同期パターン検出回路５２からパルス幅τ
のフレーム同期検出信号５ＹＮＣがタイミング制？■回
路５８へ出力される。

タイミング制御回路５８は、フレーム同期検出信号５Ｙ
ＮＣを入力すると、続いて４パルス分のピットクロック
ＣＫ＋を選択コード検出回路５４へ出力する。

選択コード検出回路５４は、ピットクロツタＣＫ。

に付勢されてピットストリーム信号を１ビツトずつシフ
トレジスタに転送していく、これにより、シフトレジス
タの前段の４ビツトに今回入力したフレームに係る選択
コードが検出される。

このとき後段の４ビツトに前回のフレームに係る選択コ
ードが格納されていれば、ＲＯＭ６２へ出力される。

ここでは、後段４ビツトの選択コードが（０１１Ｏ）、
前段４ビツトの選択コードが（１１０１）とする。

一方、Ｍ系列ＰＮ信号発生器６０は、タイミング制御回
路５８から、時点Ｔ３ｏより（１十Ｋ）τ後の時点ｐ、
に入力したｒｌ」レベルのリセット信号Ｕでリセットし
たあと、ビットクロックＣに。

に従いＭ系列ＰＮ信号を発生し、排他的論理和回路５６
へ出力する。

従って、排他的論理和回路５６からは、ピットストリー
ム信号の内、選択コードに続く音声データが、Ｍ系列Ｐ
Ｎ信号成分を取り除かれた音声データとして１ビツトず
つディインターリーブ回路６４へ出力される。

ディインターリーブ回路６４の書き込み側アドレスカウ
ンタ７０は、タイミング制御回路５８から時点ｐ１に入
力したｒｌ、レベルのクリア信号Ｗに付勢されてアドレ
スデータを０とし、以降ピットクロックＧＫ、に従いア
ドレスデータを０から（２１′′■−１）までインクリ
メントしていく。

書き込み側アドレスカウンタ７０の出力が０から（２’
−１）の間は、マルチプレクサ６日の第２アドレスデー
タ入力端子Ｂ。の入力は「１」である。

ｐｌの時点で選択コード検出回路５４が出力している選
択コードは（０１１０）ｚ＝６＋０なので、その後はＲ
ＯＭ６２に格納された７番目のディインターリーブパタ
ーンデータを構成するアドレスデータ（例えば７．３１
、・・・・・・）が、書き込み側アドレスカウンク７０
からのアドレスデータの変化に従い、順にマルチプレク
サ６８へ出力される。

このため、マルチプレクサ６８は、ビットクロックＣＭ
、の内、書き込み側アドレスカウンタ７０がクリアされ
た直後の最初の１周期の間（ＴＩとする）、書き込み側
アドレスカウンタ７０から書き込みアドレスデータとし
てＯを入力し、ＲＯＭ６２からは読み出しアドレスデー
タとして７を入力する。

そして、マルチプレクサ６８は、ＴＩ’の内ビットクロ
７りＣＫｔの立ち上がり期間は書き込みアドレスデータ
０をＲＡＭ６６へ出力し、そのとき排他的論理和回路５
６から出力されている１ビツトの音声データ（ｌフレー
ム分の音声データの内、最初の１ビツト）をＲＡＭ６６
の第１　ｔＥｉ域に係る０番地に書き込ませる。

続いて、マルチプレクサ６８は、ＴＩ’の内ビットクロ
ックＣＫ、の立ち下がり期間に読み出しアドレスデータ
（２’＋７）をＲＡＭ６６へ出力し、ＲＡＭ６６の第２
領域に係る（２’＋７）番地のアドレスからデータを出
力させる。

若し、第２領域に既に送信側において７番目のインター
リーブパターンデータに基づきインターリーブされた音
声データが格納されているとき、１ビツト分の音声デー
タが出力される。

クリア後の最初のビットクロックＣＬが入力されると、
書き込み側アドレスカウンタ２２はアドレスデータｌを
出力する。

このアドレスデータの変化にともないＲＯＭ６６からは
７番目のディインターリーブパターンデータの内、２番
目のアドレスデータである３１を出力する。

よって、マルチプレクサ６８は、書き込み側アドレスカ
ウンタ７０がクリアされたあとのビットクロックＣＫ、
の第２周！１Ｊ］（Ｔ２°）の内、立ち上がり期間の間
は書き込みアドレスデータ１をＲＡＭ６６へ出力し、そ
のとき排他的論理和回路６゜から出力されている２番目
の１ビツトデータをＲＡＭ６６の第１領域に係る１番地
に書き込ませる。

またＴ２’の立ち下がり期間の間は、読み出しアドレス
データ（２″＋３１）をＲＡＭ６６へ出力し、ＲＡＭ６
６の第２領域に係る（２’＋３１）番地からデータを出
力させる。

以下同様にして、ピットクロックＣＫ＊に従い、排他的
論理和回路６０から出力された音声データが１ビツトず
つＲＡＭ６６の第１の領域に順に格納されていき、同時
に、ＲＡＭ６６の第２　ＳＪＩ域から７番目のディイン
ターリーブパターンが示す順番で音声データが１ビツト
ずつ出力されていく。

ＲＡＭ６６の第１領域に格納された１単位分の音声デー
タは送信側で１４番目のインターリーブパータンデータ
によりインターリーブされたものである。

１単位分の音声データの書き込みと読み出しが終わると
、次のフレーム周期に入るのでピットクロツタＣＭ、が
暫く停止し、ディインターリーブ処理も中断する。

２番目のフレーム周期に係る変調信号が入力端子ＩＮに
入力されると、前述と同様にして復調器５０がピットス
トリーム信号の復調を行うとともに、ピットクロックＣ
に。の抽出を行う。

そしてフレーム同期パターン検出回路５２に１６ビツト
のフレーム同期パターンが入力されたところで、フレー
ム同期検出信号５ＹＮＣが出力され、このフレーム同期
検出信号５ＹＮＣが入力されたタイミング制御回路５８
から出力されるピットクロックＩＪ、により、フレーム
同期パターンに続く選択コードが選択コード検出回路５
４のシフトレジスタに転送される。

この結果、シフトレジスタの後段の４ビツトからＲＯＭ
６２へ選択コード（１１０１）ｚ＝１３が出力される。

続いて、Ｍ系列ＰＮ信号発生器６０はタイミング制御回
路５８から入力されるリセット信号Ｕで初期化がなされ
たあと、とラドクロックＣに。に従いＭ系列ＰＮ信号を
発生させていき、排他的論理和回路５６で２番目のフレ
ーム周期に係る音声データのＭ系列ＰＮ信号成分を除か
せなからｌピットずつ出力させる。

一方、書き込み側アドレスカウンタ７０はタイミング制
御回路５８から入力されるピットクロックＣＫ、に従い
、書き込みアドレスデータを前回に続いて２Ｎから（２
”’−１）まで順に変化させてい　く　。

排他的論理和回路６０が１ビツトずつ出力する１単位分
の音声データはピットクロック（Ｊｌの立ち上がり期間
中にＲＡＭ６６の第２領域に係る２’番地から（２”’
−１）番地までに書き込まれる。

このとき、マルチプレクサ６８の第２アドレスデータ入
力端子Ｂｔ＋には「０」が入力される。

一方、２番目のフレーム周期の間も、書き込み側アドレ
スカウンタ７０がＲＯＭ６２に出力する下位アドレスデ
ータはＯから（２’−１）まで変化し、ＲＯＭ２４から
は１４番目のディインターリーブパターン（例えば１１
，２０．４、・・・・・・）に係るアドレスデータが順
にマルチプレクサ６８へ出力され、このアドレスデータ
に基づきＲＡＭ６２の第１領域から１１番地、２０番地
、４番地、・・・・・・の順に、前のフレーム周期の間
に第１領域に格納されたｌ単位分の音声データが１ビツ
トずつディインターリーブされながら読み出されていく
。

そして２番目のフレーム周期に係る１単位分２Ｎ個の音
声データの処理が終わると、再びピットクロックＣに、
が停止する。

次の３番目のフレーム周期に関しても同様に、ＲＡＭ６
６に対する音声データの書き込みと読み出しがなされる
が、今度は２１時点に書き込み側アドレスカウンタ７０
がクリアされるので、第１領域に書き込みがなされ、第
２領域から読み出しがなされる。

以下、同様の処理が繰り返されていく。

ＲＡＭ６６から出力されるデインターリーブ後の音声デ
ータは、ラッチ回路７４でピットクロックＣにコの入力
タイミング毎にｌビットずつラッチされる。

ラッチ回路７４でラッチされた音声データは、ピットク
ロックＣに。とタイミング制御回路５日から２２時点に
入力するフレームクロックＦにに従い、１ビツトづつデ
コーダ７６に入力されていき、そして１単位分毎に音声
データに対する誤り訂正、サンプリングデータの復号等
の処理がなされる。

デコーダ７６からは、４８ｋＨｚのサンプリング周波数
でサンプリングデータが出力され、Ｄ／Ａコンバータ７
８でアナログ音声信号に変換される。

このアナログ信号はアンプで増幅されたあと、スピーカ
で音響再生がなされる。

この実施例によれば、送信側に複数の異なるインターリ
ーブパターンデータを用意し、各インターリーブパター
ンデータに選択コードを対応させ、受信側には送信側の
各インターリーブパターンデータに列応するディインタ
ーリーブパターンデータを用意し、各々送信側と同一の
選択コードに対応させ、送信側ではｌフレーム毎に、異
なるインターリーブパターンデータに基づき、■フレー
ムに含まれる１単位分の音声データに対してビットイン
ターリーブを掛け、かつ、インターリーブパターンデー
タに対応する選択コードを１フレーム中に含めてデータ
送信し、受信側では、ｌフレーム分のデータを入力する
と、それに含まれている選択コードに対応するデインタ
ーリーブパターンデータに基づき、同じフレームに含ま
れる１単位分の音声データに対してディインターリーブ
を掛けて元の１単位分の音声データを得るようにしたの
で、各フレーム毎にインターリーブパターンが変化して
おり、第３者が各フレームのインターリーブパターンを
解読するのは極めて困難となり、加えて、Ｍ系列ＰＮ信
号に基づきランダムな順序でインターリーブパターンを
選択しており、解読は不可能に近いと言ってよく、高度
な秘匿性有るＰＣＭ音声データの送受信を行うことがで
きる。

なお、上記した実施例ではＰＣＭ音声データの送受信を
行う場合を例に挙げたが、この発明は何らこれに限定さ
れず、他のディジタルデータをフレーム単位に分けて伝
送する場合に適用することもできる。

〔発明の効果〕

この発明によれば、送信側では、１単位分のディジタル
データに対するインターリーブパターンを複数発生可能
にして、各インターリーブパターンをコード付けし、デ
ィジタルデータの１単位分毎に、複数のインターリーブ
パターンの内、一つのインターリーブパターンでインタ
ーリーブを行うとともに、時間的にはディジタルデータ
の１単位分の転送時間の整数倍の時間単位でインターリ
ーブを行うインターリーブパターンを変化させるように
し、インターリーブ後の１単位分のディジタルデータ毎
に、ディジタルデータと、このディジタルデータのイン
ターリーブに用いられたインターリーブパターンのコー
ドとを組み合わせた１単位分の転送データとして出力し
、受信側では、送信側の各インターリーブパターンに対
応するディインターリーブパターンを複数発生可能にし
て、各ディインターリーブパターンに送信側と同じコー
ド付けをし、１単位分の転送データが入力される度に、
転送データに含まれるインターリーブパターンのコード
を検出し、かつ、転送データの１単位分毎に、検出した
コードに係るディインターリーブパターンに基づき転送
データに含まれる１単位分のディジタルデータのディイ
ンターリーブを行い、元のディジタルデータに戻すこと
により、各１単位毎のディジタルデータに施されたイン
ク−リーブパターンを第３者が解読しにくくなり、秘匿
性の極めて高いディジタルデータの送受信方法、送信方
法、受信方法が得られる。

また、送信装置に、１単位分のディジタルデータに対す
るインターリーブパターンを、コード付けして複数格納
したインターリーブパターン選択手段と、インターリー
ブパターンを、１単位分のディジタルデータの転送時間
の整数倍の時間単位で変化させて選択するインターリー
ブパターン選択手段と、１単位分のディジタルデータ毎
に、インターリーブパターン選択手段で選択されたイン
ターリーブパターンをインターリーブパターン選択手段
から読み出し、インターリーブを掛けるインターリーブ
手段と、インターリーブ後の１単位分のディジタルデー
タ毎に、このディジタルデ−夕のインターリーブに用い
たインターリーブパターンのコードを含めた１単位分の
転送データを外部へ出力する出力手段と、を含め、受信
装置に、送信側での複数のインターリーブパターンに対
応した複数のディインターリーブパターンを、送信側と
同じコード付けして格納したディインターリーブパター
ン選択手段と、送信側から１単位分の転送データを入力
する毎に、転送データに含まれるインターリーブパター
ンのコードを検出するコード検出手段と、送信側から１
単位分の転送データを入力する毎に、転送データに含ま
れる１単位分のディジタルデータを検出するデータ検出
手段と、コード検出手段で検出したコードに対応するデ
ィインターリーブパターンをディインターリーブパター
ン選択手段から読み出し、データ検出手段で検出した１
単位分のディジタルデータに対しディインターリーブを
掛け、元のディジタルデータに戻すディインターリーブ
手段と、を含めたことにより、高度な秘匿性を持つディ
ジタルデータの送受信装置や、送信装置、受信装置が得
られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るＰＣＭ音声データ送
信機のブロック図、第２図は第１図の動作を説明するた
めの転送データフォーマットに対応させたタイムチャー
ト、第３図はこの発明の一実施例に係るＰＣＭ音声デー
タ受信機のブロック図、第４図は第３図の動作を示すタ
イムチャートである。主な符号の説明１４．５８：タイミング制御回路、１６：インターリーブ回路、１８．６６：ＲＡＭ。２０．６８：マルチプレクサ、２２．７０：書き込み側アドレスカウンタ、２４．６２
ｊＲＯＭ、　　　２６：直並列変換回路、２８：Ｍ系列
ＰＮ信号発生器、３３：転送データ作成／出力回路、３４：セレクタ回路、３８；インターリーブパターン選択コード送出回路、５４：インターリープパターン選択コード検出回路、６４：ディインターリーブ回路。

Claims

【特許請求の範囲】

（１）送信側では、１単位分のディジタルデータに対するインターリーブパ
ターンを複数発生可能にして、各インターリーブパター
ンをコード付けし、ディジタルデータの１単位分毎に、複数のインターリー
ブパターンの内、一つのインターリーブパターンでイン
ターリーブを行うとともに、時間的にはディジタルデー
タの１単位分の転送時間の整数倍の時間単位でインター
リーブを行うインターリーブパターンを変化させるよう
にし、インターリーブ後の１単位分のディジタルデータ毎に、
ディジタルデータと、このディジタルデータのインター
リーブに用いられたインターリーブパターンのコードと
を組み合わせた１単位分の転送データとして出力し、受信側では、送信側の各インターリーブパターンに対応するディイン
ターリーブパターンを複数発生可能にして、各ディイン
ターリーブパターンに送信側と同じコード付けをし、１単位分の転送データが入力される度に、転送データに
含まれるインターリーブパターンのコードを検出し、かつ、転送データの１単位分毎に、検出したコードに係
るディインターリーブパターンに基づき転送データに含
まれる１単位分のディジタルデータのディインターリー
ブを行い、元のディジタルデータに戻すこと、を特徴とするディジタルデータの送受信方法。
（２）１単位分のディジタルデータに対するインターリ
ーブパターンを複数発生可能にして、各インターリーブ
パターンをコード付けし、ディジタルデータの１単位分毎に、複数のインターリー
ブパターンの内、一つのインターリーブパターンでイン
ターリーブを行うとともに、時間的にはディジタルデー
タの１単位分の転送時間の整数倍の時間単位でインター
リーブを行うインターリーブパターンを変化させるよう
にし、インターリーブ後の１単位分のディジタルデータ毎に、
ディジタルデータと、このディジタルデータのインター
リーブに用いられたインターリーブパターンのコードと
を組み合わせた１単位分の転送データとして出力するこ
と、を特徴とするディジタルデータの送信方法。
（３）送信側の各インターリーブパターンに対応するデ
ィインターリーブパターンを複数発生可能にして、各デ
ィインターリーブパターンに送信側と同じコード付けを
し、１単位分の転送データが入力される度に、転送データに
含まれるインターリーブパターンのコードを検出し、かつ、転送データの１単位分毎に、検出したコードに係
るディインターリーブパターンに基づき転送データに含
まれる１単位分のディジタルデータのディインターリー
ブを行い、元のディジタルデータに戻すこと、を特徴とするディジタルデータの受信方法。
（４）ディジタルデータの送信装置と少なくとも１つの
ディジタルデータの受信装置から成り、送信装置は、１単位分のディジタルデータに対するインターリーブパ
ターンを、コード付けして複数格納したインターリーブ
パターン記憶手段と、インターリーブパターンを、１単位分のディジタルデー
タの転送時間の整数倍の時間単位で変化させて選択する
インターリーブパターン選択手段と、１単位分のディジタルデータ毎に、インターリーブパタ
ーン選択手段で選択されたインターリーブパターンをイ
ンターリーブパターン記憶手段から読み出し、インター
リーブを掛けるインターリーブ手段と、インターリーブ後の１単位分のディジタルデータ毎に、
このディジタルデータのインターリーブに用いたインタ
ーリーブパターンのコードを含めた１単位分の転送デー
タを外部へ出力する出力手段と、を含み、受信装置は、送信側での複数のインターリーブパターンに対応した複
数のディインターリーブパターンを、送信側と同じコー
ド付けして格納したディインターリーブパターン記憶手
段と、送信側から１単位分の転送データを入力する毎に、転送
データに含まれるインターリーブパターンのコードを検
出するコード検出手段と、送信側から１単位分の転送データを入力する毎に、転送
データに含まれる１単位分のディジタルデータを検出す
るデータ検出手段と、コード検出手段で検出したコードに対応するディインタ
ーリーブパターンをディインターリーブパターン記憶手
段から読み出し、データ検出手段で検出した１単位分の
ディジタルデータに対しディインターリーブを掛け、元
のディジタルデータに戻すディインターリーブ手段と、を含むこと、を特徴としたディジタルデータの送受信装置。
（５）１単位分のディジタルデータに対するインターリ
ーブパターンを、コード付けして複数格納したインター
リーブパターン記憶手段と、インターリーブパターンを、１単位分のディジタルデー
タの転送時間の整数倍の時間単位で変化させて選択する
インターリーブパターン選択手段と、１単位分のディジタルデータ毎に、インターリーブパタ
ーン選択手段で選択されたインターリーブパターンをイ
ンターリーブパターン記憶手段から読み出し、インター
リーブを掛けるインターリーブ手段と、インターリーブ後の１単位分のディジタルデータ毎に、
このディジタルデータのインターリーブに用いたインタ
ーリーブパターンのコードを含めた１単位分の転送デー
タを外部へ出力する出力手段と、を含むことを特徴としたディジタルデータの送信装置。
（６）送信側での複数のインターリーブパターンに対応
した複数のディインターリーブパターンを、送信側と同
じコード付けして格納したディインターリーブパターン
記憶手段と、送信側から１単位分の転送データを入力する毎に、転送
データに含まれるインターリーブパターンのコードを検
出するコード検出手段と、送信側から１単位分の転送データを入力する毎に、転送
データに含まれる１単位分のディジタルデータを検出す
るデータ検出手段と、コード検出手段で検出したコードに対応するディインタ
ーリーブパターンをディインターリーブパターン記憶手
段から読み出し、データ検出手段で検出した１単位分の
ディジタルデータに対しディインターリーブを掛け、元
のディジタルデータに戻すディインターリーブ手段と、を含むこと、を特徴としたディジタルデータの受信装置。