JPH02116087A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02116087A JPH02116087A JP63270025A JP27002588A JPH02116087A JP H02116087 A JPH02116087 A JP H02116087A JP 63270025 A JP63270025 A JP 63270025A JP 27002588 A JP27002588 A JP 27002588A JP H02116087 A JPH02116087 A JP H02116087A
- Authority
- JP
- Japan
- Prior art keywords
- address
- value
- address space
- semiconductor memory
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶装置に間し、特にアドレス空間の指
定に関するものである。
定に関するものである。
［従来の技術］
従来、この種の半導体記憶装置は、そのアドレス信号の
入力レベルは２値（高レベルあるいは低レベル）であり
、該アドレス信号で規定されるアドレス空間にアクセス
していた。
入力レベルは２値（高レベルあるいは低レベル）であり
、該アドレス信号で規定されるアドレス空間にアクセス
していた。
［発明が解決しようとする問題点コ
しかしながら、近年は使用される半導体記憶装置の容量
は増大の一途をたどり、上述した従来の入力レベル２値
回路のアドレス信号による半導体記憶装置では、実装パ
ッケージのビン数とデータ出力数、制御信号数などによ
り、その記憶容量は一義的に決定され、同一機能での記
憶容量の増大は実装パッケージのピン数の増大に直接つ
ながるという欠点がある。また、かかる単一機能の半導
体記憶装置でシステムを構成しようとすると、各電気的
特性、または電気的機能毎に異なる半導体記憶装置が必
要であり、システムの占有空間が大きくなるという問題
点があった。
は増大の一途をたどり、上述した従来の入力レベル２値
回路のアドレス信号による半導体記憶装置では、実装パ
ッケージのビン数とデータ出力数、制御信号数などによ
り、その記憶容量は一義的に決定され、同一機能での記
憶容量の増大は実装パッケージのピン数の増大に直接つ
ながるという欠点がある。また、かかる単一機能の半導
体記憶装置でシステムを構成しようとすると、各電気的
特性、または電気的機能毎に異なる半導体記憶装置が必
要であり、システムの占有空間が大きくなるという問題
点があった。
［発明の従来技術に対する相違点コ
上述した従来の入力レベル２値回路のアドレス信号を持
つ半導体記憶装置に対し、本発明は入力レベルに多値回
路を用いてそれらにより区分されるアドレス空間毎に各
々異なる電気的特性や電気的機能を与える。
つ半導体記憶装置に対し、本発明は入力レベルに多値回
路を用いてそれらにより区分されるアドレス空間毎に各
々異なる電気的特性や電気的機能を与える。
［問題点を解決するための手段］
本発明の要旨は複数ビットからなるアドレス信号の供給
を受け、該アドレス信号で指定されたアドレス空間へア
クセスする半導体記憶装置において、互いに電気的特性
及び／または電気的機能の異なる複数のアドレス空間を
有し、上記アドレス信号の少なくとも１ビツトは多値の
内のいずれかの値を有し、該ビットの値に基づき上記複
数のアドレス空間のいずれかにアクセスすることである
。
を受け、該アドレス信号で指定されたアドレス空間へア
クセスする半導体記憶装置において、互いに電気的特性
及び／または電気的機能の異なる複数のアドレス空間を
有し、上記アドレス信号の少なくとも１ビツトは多値の
内のいずれかの値を有し、該ビットの値に基づき上記複
数のアドレス空間のいずれかにアクセスすることである
。
［実施例］
次に本発明について図面を参照して説明する。
第１図は本発明の第１実施例のアドレス空間と電気的特
性の関係を示す図である。今、説明を分かりやすくする
ためにアドレス信号５本（ＡＯ。
性の関係を示す図である。今、説明を分かりやすくする
ためにアドレス信号５本（ＡＯ。
ＡＩ、Ａ２．Ａ３．Ａ４）と、電気的特性９機能をかえ
る多値入力アドレス信号を前述アドレス信号の最上位信
号Ａ４とし、Ａ４の多値入力によって区分されるアドレ
ス空間によりそのアクセスタイムが異なる場合について
説明する。多値を例えば３値とし、その３値人力の区別
は第１番目の値「０」を低レベル、第２番目の値「１」
を高レベル、第３番目の値ｒＨＪを３値目のレベルとす
る。
る多値入力アドレス信号を前述アドレス信号の最上位信
号Ａ４とし、Ａ４の多値入力によって区分されるアドレ
ス空間によりそのアクセスタイムが異なる場合について
説明する。多値を例えば３値とし、その３値人力の区別
は第１番目の値「０」を低レベル、第２番目の値「１」
を高レベル、第３番目の値ｒＨＪを３値目のレベルとす
る。
現時点でのＴＴＬレベルを例にした場合の多値と電圧と
の関係を第２図に示す。今、アドレス信号ＡＯ〜Ａ４に
より区分されるアドレス空間は（八〇、 ＡＩ、 Ａ２
． Ａ３． Ａ４）が（０，０，０゜０．０）〜（１，
１，Ｌ １． Ｏ）の範囲をアドレス空間１１００
とし、 （ＡＯ，ＡＩ、Ａ２．Ａ３、 Ａ４）が（０，
Ｏ，Ｏ，Ｏ，Ｌ）〜（１，１゜Ｌ １，１）の範囲を
アドレス空間■２００とし、（ＡＯ，ＡＩ、 Ａ２．
Ａ３． Ａ４）が（０，０゜０、 Ｏ，Ｈ）〜（１，
１，、１，１，Ｈ）の範囲をアドレス空間■３００とす
る。アドレス空間■１００とアドレス空間■２００は低
速アクセスタイムの電気的特性を有し、アドレス空間■
３００は高速アクセスタイムの電気的特性を有する回路
構成とする。しかしながら、全アドレス空間Ｉ、 Ｉ
Ｉ。
の関係を第２図に示す。今、アドレス信号ＡＯ〜Ａ４に
より区分されるアドレス空間は（八〇、 ＡＩ、 Ａ２
． Ａ３． Ａ４）が（０，０，０゜０．０）〜（１，
１，Ｌ １． Ｏ）の範囲をアドレス空間１１００
とし、 （ＡＯ，ＡＩ、Ａ２．Ａ３、 Ａ４）が（０，
Ｏ，Ｏ，Ｏ，Ｌ）〜（１，１゜Ｌ １，１）の範囲を
アドレス空間■２００とし、（ＡＯ，ＡＩ、 Ａ２．
Ａ３． Ａ４）が（０，０゜０、 Ｏ，Ｈ）〜（１，
１，、１，１，Ｈ）の範囲をアドレス空間■３００とす
る。アドレス空間■１００とアドレス空間■２００は低
速アクセスタイムの電気的特性を有し、アドレス空間■
３００は高速アクセスタイムの電気的特性を有する回路
構成とする。しかしながら、全アドレス空間Ｉ、 Ｉ
Ｉ。
■はすべて単一のチップ上に集積されている。従って、
アドレス信号の各ビットが第１図の右側に示すような値
になると、左側に示されている対応するアドレス空間に
アクセスすることになる。
アドレス信号の各ビットが第１図の右側に示すような値
になると、左側に示されている対応するアドレス空間に
アクセスすることになる。
次に第３図は本発明の第２実施例のアドレス空間と電気
的機能の関係を示す図である。
的機能の関係を示す図である。
アドレス信号数、多値信号名、多値数、レベルなどは前
述の第１実施例と同様とする。今、アドレス信号ＡＯ−
Ａ４により区分されるアドレス空間は、（ＡＯ，ＡＩ、
Ａ２．Ａ３．Ａ４）が（０゜ｏ、 ｏ、 ｏ、
ｏ＞〜（１，１，１，１，１）の範囲をアドレス空間Ｉ
４００とし、 （ＡＯ，ＡＩ。
述の第１実施例と同様とする。今、アドレス信号ＡＯ−
Ａ４により区分されるアドレス空間は、（ＡＯ，ＡＩ、
Ａ２．Ａ３．Ａ４）が（０゜ｏ、 ｏ、 ｏ、
ｏ＞〜（１，１，１，１，１）の範囲をアドレス空間Ｉ
４００とし、 （ＡＯ，ＡＩ。
Ａ２． Ａ３． Ａ４）が（１，１，１，１，Ｈ）〜（
１，Ｌ １． １． Ｈ）の範囲をアドレス空間■
５００とし、アドレス空間Ｉはページ切換アクセス機能
を有し、アドレス空間■はシーケンシャルアクセス機能
を有する回路構成とする。この実施例では、ページ切換
アクセス機能と、シーケンシャルアクセス機能が同一チ
ップ内にあるためチップ数を少なくできる利点がある。
１，Ｌ １． １． Ｈ）の範囲をアドレス空間■
５００とし、アドレス空間Ｉはページ切換アクセス機能
を有し、アドレス空間■はシーケンシャルアクセス機能
を有する回路構成とする。この実施例では、ページ切換
アクセス機能と、シーケンシャルアクセス機能が同一チ
ップ内にあるためチップ数を少なくできる利点がある。
［発明の効果コ
以上説明したように本発明はアドレス信号入力回路の入
力レベルを多値入力とし、それらに区分されるアドレス
空間毎に各々異なる電気的特性や電気的機能を持たせた
ので、チップ数の増大や実装パッケージのピン数増大を
抑制できる効果がある。
力レベルを多値入力とし、それらに区分されるアドレス
空間毎に各々異なる電気的特性や電気的機能を持たせた
ので、チップ数の増大や実装パッケージのピン数増大を
抑制できる効果がある。
第１図は本発明の第１実施例のアドレス信号の値とその
アクセス空間と電気的特性（アクセスタイム）の関係を
示す図、第２図はアドレス信号入力回路の３値入力レベ
ルの電位を示す図、第３図は本発明の第２実施例のアド
レス信号とその空間と電気的機能（ページ切換）の関係
を示す図である。 １００ ・ ２００ 争 ３００ ・ ４００ ・ ５００ φ ・アドレス空間Ｉ、 ・アドレス空間■、 ・アドレス空間■、 ・アドレス空間Ｉ、 ・アドレス空間■。
アクセス空間と電気的特性（アクセスタイム）の関係を
示す図、第２図はアドレス信号入力回路の３値入力レベ
ルの電位を示す図、第３図は本発明の第２実施例のアド
レス信号とその空間と電気的機能（ページ切換）の関係
を示す図である。 １００ ・ ２００ 争 ３００ ・ ４００ ・ ５００ φ ・アドレス空間Ｉ、 ・アドレス空間■、 ・アドレス空間■、 ・アドレス空間Ｉ、 ・アドレス空間■。
Claims (1)
- 複数ビットからなるアドレス信号の供給を受け、該アド
レス信号で指定されたアドレス空間へアクセスする半導
体記憶装置において、互いに電気的特性及び／または電
気的機能の異なる複数のアドレス空間を有し、上記アド
レス信号の少なくとも１ビットは多値の内のいずれかの
値を有し、該ビットの値に基づき上記複数のアドレス空
間のいずれかにアクセスすることを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63270025A JPH02116087A (ja) | 1988-10-25 | 1988-10-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63270025A JPH02116087A (ja) | 1988-10-25 | 1988-10-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02116087A true JPH02116087A (ja) | 1990-04-27 |
Family
ID=17480489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63270025A Pending JPH02116087A (ja) | 1988-10-25 | 1988-10-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02116087A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100496084B1 (ko) * | 2001-09-21 | 2005-06-20 | 미쓰비시 덴키 시스템 엘에스아이 디자인 가부시키가이샤 | 반도체 집적 회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53136924A (en) * | 1977-05-06 | 1978-11-29 | Fujitsu Ltd | Control system for memory device |
| JPS5832286A (ja) * | 1981-08-20 | 1983-02-25 | Sanyo Electric Co Ltd | 記憶装置のアドレスデコ−ド方式 |
-
1988
- 1988-10-25 JP JP63270025A patent/JPH02116087A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53136924A (en) * | 1977-05-06 | 1978-11-29 | Fujitsu Ltd | Control system for memory device |
| JPS5832286A (ja) * | 1981-08-20 | 1983-02-25 | Sanyo Electric Co Ltd | 記憶装置のアドレスデコ−ド方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100496084B1 (ko) * | 2001-09-21 | 2005-06-20 | 미쓰비시 덴키 시스템 엘에스아이 디자인 가부시키가이샤 | 반도체 집적 회로 |
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