JPH02114669A - Mesa type triac - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/747—Bidirectional devices, e.g. triacs
Abstract
Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明はメサ型トライアックに関する。[Detailed description of the invention] <Industrial application field> The present invention relates to a mesa triac.
〈従来の技術〉
第２図は従来のメサ型トライアックの断面を示す説明図
である。このメサ型トライアックは以下のような構造を
していいる。<Prior Art> FIG. 2 is an explanatory diagram showing a cross section of a conventional mesa-type triac. This mesa type triac has the following structure.
シリコン等のＮ型基板２１の両面の全面には、Ｐ°ゲー
ト拡散層２２が形成されている。このＰ゛ゲート拡散層
２２と電極とのオーミックコンタクトを改善するため、
Ｐ゛ゲート拡散層２２の表面の一部に高濃度のＰ゛補償
拡散層２３が形成されている。P° gate diffusion layers 22 are formed on both surfaces of an N-type substrate 21 made of silicon or the like. In order to improve the ohmic contact between this P gate diffusion layer 22 and the electrode,
A highly concentrated P compensation diffusion layer 23 is formed on a part of the surface of the P gate diffusion layer 22 .
このＰ゛補償拡散層２３の不純物濃度は、Ｐ゛ゲート拡
散層２２のそれよりも２〜１０倍程度に高濃度なものと
しである。また、Ｐ１ゲート拡散層２２の表面の一部に
はＮ゛拡散層２４も形成されている。そして、Ｐ゛補償
拡散層２３とＮ＋拡散Ｊ？！２４の何れもが形成されて
ない部分に、メサ溝２５がＮ型基板２１内に達する深さ
まで形成されており、このメサ溝２５を覆うようにガラ
スパッシベーション２６が施されている。なお、Ｐ゛補
償拡散層２３とＮ１拡散層２４とに接触している主電極
Ｔ、、Ｔ、およびゲート電極Ｇが設けられている。更に
、このメサ型トライアックの表面で上記電極が形成され
ていない部分には、ＳｉＯ□等の絶縁層２９が形成され
ている。The impurity concentration of this P' compensation diffusion layer 23 is about 2 to 10 times higher than that of the P' gate diffusion layer 22. Further, a N₂ diffusion layer 24 is also formed on a part of the surface of the P1 gate diffusion layer 22. Then, P゛compensating diffusion layer 23 and N+ diffusion J? ! A mesa groove 25 is formed to a depth that reaches inside the N-type substrate 21 in a portion where none of the mesa grooves 24 are formed, and a glass passivation 26 is applied to cover this mesa groove 25. Note that main electrodes T, , T and a gate electrode G are provided which are in contact with the P compensation diffusion layer 23 and the N1 diffusion layer 24. Furthermore, an insulating layer 29 of SiO□ or the like is formed on the surface of this mesa-type triac where the electrodes are not formed.
〈発明が解決しようとする課題〉
ところで、一般に基板を構成するウェーハの厚みは１８
０〜２２０μ−であって極めて薄いものである。そして
Ｐ゛ゲート拡散層２２は一般に５０μｍ程度の厚みに、
またメサ溝２５は７０μｍ程度の深さにそれぞれ形成さ
れる。メサ溝２５の深さのばらつきの範囲を規定の深さ
の±１０％以内に制御すると、メサ溝２５の最大深さは
７７μｍとなるので、ウェーハの厚みを１８０μｍとす
ると、メサ溝２５を形成後のウェーハの残り厚ｄは、２
６μｍしかな（、ウェーハが非常に割れやすいという問
題点がある。<Problem to be solved by the invention> By the way, the thickness of the wafer constituting the substrate is generally 18
It is extremely thin with a thickness of 0 to 220μ. The P gate diffusion layer 22 generally has a thickness of about 50 μm.
Further, the mesa grooves 25 are each formed to a depth of about 70 μm. If the range of variation in the depth of the mesa groove 25 is controlled within ±10% of the specified depth, the maximum depth of the mesa groove 25 will be 77 μm. Therefore, if the thickness of the wafer is 180 μm, the mesa groove 25 will be formed. The remaining thickness d of the subsequent wafer is 2
It is only 6 μm thick (there is a problem that the wafer is very easy to break).
本発明は上記事情に鑑みて創案されたものであって、メ
サ溝形成後のウェーハの残り厚を大きくすることにより
ウェーハの割れを防止することができるトライアックを
提供することを目的としている。The present invention was devised in view of the above circumstances, and an object of the present invention is to provide a triac that can prevent wafer cracking by increasing the remaining thickness of the wafer after mesa groove formation.
く課題を解決するための手段〉
上記問題点を解決するために、本発明のトライアックは
、第１導電型第１層と、この第１導電型１１Ｎの両面に
形成されガラスパッシベーションが施されたメサ溝と、
前記第１導電型第１ＦＷの表面に前記メサ溝に接触する
ことなく形成された第２導電型第１層と、この第２導電
型第１層の表面の一部に形成された第１導電型第２層と
、前記メサ溝に接触しているとともに前記第２導電型第
１層の表面の一部に形成されており、且つ前記第２導電
型第１層よりも厚みが薄く不純物濃度が大きい第２導電
型第２層とを具備している。Means for Solving the Problems> In order to solve the above problems, the triac of the present invention includes a first layer of the first conductivity type and glass passivation formed on both sides of the first conductivity type 11N. Mesa groove and
a second conductive type first layer formed on the surface of the first conductive type first FW without contacting the mesa groove; and a first conductive layer formed on a part of the surface of the second conductive type first layer. The second layer is in contact with the mesa groove and is formed on a part of the surface of the first layer of the second conductivity type, and is thinner than the first layer of the second conductivity type and has an impurity concentration. and a second layer of a second conductivity type.
く作用〉 メサ溝は、従来のメサ溝より浅く形成される。Effect〉 The mesa groove is formed shallower than a conventional mesa groove.
しかし、第２導電型第２層は、第２導電型第１層の表面
の一部に形成されるとともに、メサ溝より浅くメサ溝に
接触して形成される。従って、このメサ型トライアック
は、従来のメサ型トライアックの耐圧特性とほぼ同じ耐
圧特性を維持する。However, the second layer of the second conductivity type is formed on a part of the surface of the first layer of the second conductivity type, and is formed shallower than the mesa groove and in contact with the mesa groove. Therefore, this mesa triac maintains substantially the same breakdown voltage characteristics as the conventional mesa triac.
なお、トライアックとして動作する部分は、従来のメサ
型トライアックと同じ構造に形成される。Note that the portion that operates as a triac is formed to have the same structure as a conventional mesa-type triac.
従って、このメサ型トライアックは、従来のメサ型トラ
イアックのゲートトリツガ−電流や保持電流等の特性と
ほぼ同じ特性を有する。Therefore, this mesa-type triac has almost the same characteristics as the conventional mesa-type triac, such as gate trigger current and holding current.
〈実施例〉
以下図面を参照して本発明の一実施例を説明する。第１
図は本発明の一実施例のメサ型トライアックの断面を示
す説明図である。本実施例では第１導電型層がＮ型半導
体であり、第２導電型層がＰ型半導体である場合につい
て説明する。<Example> An example of the present invention will be described below with reference to the drawings. 1st
The figure is an explanatory diagram showing a cross section of a mesa-type triac according to an embodiment of the present invention. In this embodiment, a case will be described in which the first conductivity type layer is an N-type semiconductor and the second conductivity type layer is a P-type semiconductor.
本実施例のメサ型トライアックは、Ｎ型基板１１（第１
導電型第１層）と、このＮ型基板１１の両面に形成され
ているとともにガラスパッシベーション１６が施されて
いるメサ溝１５と、メサ溝１５に接触しないで従来のメ
サ型トライアックのＰ゛ゲート拡散層２２とほぼ同じ厚
みを有するようにＮ型基板１１の表面に形成されたＰ゛
ゲート拡散Ｎ１２（第２導電型第１層）と、このＰ゛ゲ
ート拡散層１２の表面の一部に形成されたＮ゛拡散層１
４（第１導電型第２層）と、メサ溝１５に接触している
とともにＰ゛ゲート拡散層１２の表面の一部に形成され
ており、Ｐ゛ゲート拡散層１２の厚みよりも薄い厚みを
有し、またＰ゛ゲート拡散層１２の不純物濃度より２〜
１０倍程度高濃度のＰ＋補償拡散層１３（第２導電型第
２層）とを具備している。The mesa-type triac of this embodiment has an N-type substrate 11 (the first
A mesa groove 15 formed on both sides of the N-type substrate 11 and provided with glass passivation 16, and a P gate of a conventional mesa triac without contacting the mesa groove 15. A P'gate diffusion N12 (second conductivity type first layer) formed on the surface of the N-type substrate 11 to have almost the same thickness as the diffusion layer 22, and a part of the surface of the P'gate diffusion layer 12. Formed N diffusion layer 1
4 (second layer of the first conductivity type), which is in contact with the mesa groove 15 and is formed on a part of the surface of the P gate diffusion layer 12, and has a thickness thinner than the thickness of the P gate diffusion layer 12. 2 to 2 from the impurity concentration of the P gate diffusion layer 12.
The P+ compensating diffusion layer 13 (second layer of second conductivity type) with a concentration about 10 times higher is provided.
なお、Ｐ゛補償拡散層１３とＮ゛拡散層１４とに接触し
ている主電極Ｔ、、Ｔ、およびゲート電極Ｇが設けられ
ている。そして、このメサ型トライアックの表面で上記
電極が形成されていない部分には、ＳｉＯ□等の絶縁層
１９が形成されている。Note that main electrodes T, , T and a gate electrode G are provided which are in contact with the P' compensation diffusion layer 13 and the N' diffusion layer 14. An insulating layer 19 of SiO□ or the like is formed on the surface of this mesa triac where the electrodes are not formed.
Ｐ゛補償拡散層１３を設けることによって、Ｐ゛ゲート
拡散層１２と主電極Ｔ ＋ 、Ｔ ｚおよびデー１−電
極Ｇ間のオーミックコンタクトを改善することができる
。そして、メサ溝１５はＰ゛補償拡散層１３の厚みより
も深く形成しておく必要があるが、メサ溝１５に接触し
ているＰ゛補償拡散層１３の厚みを、Ｐ゛ゲート拡散層
１２の厚みよりも薄くしであるから、メサ溝１５の深さ
も従来のメサ溝２５の深さより浅くすることができる。By providing the P' compensation diffusion layer 13, the ohmic contact between the P' gate diffusion layer 12 and the main electrodes T + , T z and the D1-electrode G can be improved. The mesa groove 15 needs to be formed deeper than the thickness of the P'compensating diffusion layer 13, but the thickness of the P'compensating diffusion layer 13 in contact with the mesa groove 15 should be Since the thickness of the mesa groove 15 is thinner than that of the conventional mesa groove 25, the depth of the mesa groove 15 can also be made shallower than the depth of the conventional mesa groove 25.
従来のメサ型トライアックのＰ゛ゲート拡散層２２の厚
みがほぼ５０μｍであり、メサ溝２５の深さがほぼ７０
μｍであるのに対して、本実施例では、Ｐ゛補償拡散層
１３の厚みを２５μｍに、メサ溝１５の深さを４０μｍ
にそれぞれ設定した。メサ溝１５の深さを４０μｍの±
１０％に制御すると、メサ溝１５の最大深さは４４μｍ
となる。このメサ型トライアックを構成するウェーハの
最小厚さが１８０μｍであるので、４４μｍの深さのメ
サ溝１５を形成した場合、つ工−ハの残り厚みは９２μ
ｍとなる。これは前述した従来のメサ型トライアックの
ウェーハ残り厚み２６μｍに比べて、大幅に改善されて
いる。そして、本実施例のメサ型トライアックは従来の
メサ型トライアックとほぼ同レベルの耐圧特性を得るこ
とができた。The thickness of the P gate diffusion layer 22 of the conventional mesa type triac is approximately 50 μm, and the depth of the mesa groove 25 is approximately 70 μm.
In contrast, in this embodiment, the thickness of the P compensating diffusion layer 13 is 25 μm, and the depth of the mesa groove 15 is 40 μm.
were set respectively. The depth of mesa groove 15 is ±40 μm.
When controlled to 10%, the maximum depth of the mesa groove 15 is 44 μm.
becomes. Since the minimum thickness of the wafer constituting this mesa-type triac is 180 μm, when the mesa groove 15 with a depth of 44 μm is formed, the remaining thickness of the triac is 92 μm.
m. This is a significant improvement over the remaining wafer thickness of 26 μm in the conventional mesa-type triac described above. The mesa-type triac of this example was able to obtain voltage resistance characteristics approximately on the same level as the conventional mesa-type triac.
更に、メサ溝の形成は、深さ方向の形成とともに横方向
の形成も行われることから、メサ溝の深さを浅く形成す
ることは、そのメサ溝の幅も小さく形成することになり
、メサ型トライアックを構成するチップサイズを小さく
することができるメリットも生じる。本実施例では従来
のメサ型トライアックに比べてチップサイズを６０μｍ
程度小さくできた。Furthermore, since mesa grooves are formed not only in the depth direction but also in the lateral direction, forming a mesa groove with a shallow depth means forming a mesa groove with a small width. There is also the advantage that the chip size constituting the type triac can be reduced. In this example, the chip size is 60 μm compared to the conventional mesa type triac.
I was able to do it to a lesser extent.
本実施例のメサ型トライアックの構造が従来のメサ型ト
ライアックの構造と異なっているのは、メサ溝に接触し
ている拡散層がＰ°ゲート拡散層１２でなく、Ｐ゛ゲー
ト拡散層１２よりも厚みが薄く不純物の濃度が大きいＰ
゛補償拡散層１３であるという点のみである。従って、
トライアックとして動作する中央部分は従来のメサ型ト
ライアックと同じ構造であるので、本実施例のメサ型ト
ライアックのデー１−１−リツガー電流ＩＧ？、保持電
流Ｉ。The structure of the mesa triac of this embodiment is different from the structure of conventional mesa triacs because the diffusion layer in contact with the mesa groove is not the P° gate diffusion layer 12 but the P゛ gate diffusion layer 12. P is thinner and has a higher concentration of impurities.
The only difference is that it is a compensation diffusion layer 13. Therefore,
Since the central portion that operates as a triac has the same structure as a conventional mesa-type triac, the mesa-type triac of this embodiment has a 1-1-Ritzger current IG? , holding current I.
等の緒特性は従来のメサ型１−ライアックのそれと同一
である。The characteristics of the above are the same as those of the conventional mesa type 1-Liac.
なお、本実施例では第１導電型層がＮ型半導体であり、
第２導電型層がＰ型半導体である場合について説明した
が、第１導電型層がＰ型半導体であり、第２導電型層が
Ｎ型層である場合でも本実施例と同じ効果を実現するこ
とができる。Note that in this example, the first conductivity type layer is an N-type semiconductor,
Although the case where the second conductivity type layer is a P-type semiconductor has been described, the same effect as this example can be achieved even when the first conductivity type layer is a P-type semiconductor and the second conductivity type layer is an N-type layer. can do.
〈発明の効果〉
以上説明したように本発明のメサ型トライアックは、第
１導電型第１層と、この第１導電型第１層の両面に形成
されガラスパッシベーションが施されたメサ溝と、第１
導電型第１層の表面にメサ溝に接触することなく形成さ
れた第２導電型第１層と、この第２導電型第１層の表面
の一部に形成された第１導電型第２層と、メサ溝に接触
しているとともに第２導電型第１層の表面の一部に形成
されており、且つ第２導電型第１層よりも厚みが薄く不
純物濃度が大きい第２導電型第２層とを具備している。<Effects of the Invention> As explained above, the mesa triac of the present invention includes a first layer of a first conductivity type, mesa grooves formed on both surfaces of the first layer of the first conductivity type and subjected to glass passivation, 1st
A first layer of a second conductivity type formed on the surface of the first layer of the conductivity type without contacting the mesa groove, and a second layer of the first conductivity type formed on a part of the surface of the first layer of the second conductivity type. a second conductivity type layer, which is in contact with the mesa groove, is formed on a part of the surface of the second conductivity type first layer, and is thinner in thickness and has a higher impurity concentration than the second conductivity type first layer. It has a second layer.
従って、本発明のメサ型トライアックにおいては、従来
のメサ型トライアックに比べて電流特性等を変えること
なく、且つ従来のメサ型トライアックの耐圧特性をほぼ
維持しながら、メサ溝形成後のウェーハの残り厚を大き
くすることができる。Therefore, in the mesa-type triac of the present invention, the remaining part of the wafer after mesa groove formation can be removed without changing the current characteristics etc. compared to the conventional mesa-type triac, and while maintaining almost the withstand voltage characteristics of the conventional mesa-type triac. The thickness can be increased.
その結果ウェーハの割れを防止することが可能であるの
で、ウェーハの歩留りが向上する。As a result, it is possible to prevent wafer cracking, thereby improving the yield of wafers.
第１図は本発明の一実施例のメサ型トライアックの断面
を示す説明図であり、第２図は従来のメサ型トライアッ
クの断面を示す説明図である。
１１・・・Ｎ型基板、
１２・
１３・
１４・
１５・
１６・
Ｐ゛ゲート拡散層、
Ｐ°補償拡散層、
Ｎ゛拡散層、
メサ溝、
ガラスパッシベーション。FIG. 1 is an explanatory view showing a cross section of a mesa type triac according to an embodiment of the present invention, and FIG. 2 is an explanatory view showing a cross section of a conventional mesa type triac. 11...N type substrate, 12, 13, 14, 15, 16, P゛gate diffusion layer, P° compensation diffusion layer, N゛diffusion layer, mesa groove, glass passivation.
Claims (1)
面に形成されガラスパッシベーションが施されたメサ溝
と、前記第１導電型第１層の表面に前記メサ溝に接触す
ることなく形成された第２導電型第１層と、この第２導
電型第１層の表面の一部に形成された第１導電型第２層
と、前記メサ溝に接触しているとともに前記第２導電型
第１層の表面の一部に形成されており、且つ前記第２導
電型第１層よりも厚みが薄く不純物濃度が大きい第２導
電型第２層とを具備したことを特徴とするメサ型トライ
アック。(1) A first layer of a first conductivity type, a mesa groove formed on both sides of the first layer of the first conductivity type and subjected to glass passivation, and a mesa groove formed on the surface of the first layer of the first conductivity type. A first layer of a second conductivity type formed without contacting the first layer of the first conductivity type formed on a part of the surface of the first layer of the second conductivity type, and a second layer of the first conductivity type formed on a part of the surface of the first layer of the second conductivity type are in contact with the mesa groove. and a second conductivity type second layer formed on a part of the surface of the second conductivity type first layer and having a thinner thickness and a higher impurity concentration than the second conductivity type first layer. A mesa-type triac featuring:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26888188A JPH02114669A (en) | 1988-10-25 | 1988-10-25 | Mesa type triac |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26888188A JPH02114669A (en) | 1988-10-25 | 1988-10-25 | Mesa type triac |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02114669A true JPH02114669A (en) | 1990-04-26 |
Family
ID=17464558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26888188A Pending JPH02114669A (en) | 1988-10-25 | 1988-10-25 | Mesa type triac |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02114669A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO1994028586A1 (en) * | 1993-06-01 | 1994-12-08 | Komatsu Ltd. | Semiconductor device having high breakdown strength |
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-
1988
- 1988-10-25 JP JP26888188A patent/JPH02114669A/en active Pending
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