JPH02113557A - Package for semiconductor device - Google Patents
Package for semiconductor deviceInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 239000000919 ceramic Substances 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 239000011800 void material Substances 0.000 claims description 9
- 238000000034 method Methods 0.000 abstract description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 9
- 229910052721 tungsten Inorganic materials 0.000 description 9
- 239000010937 tungsten Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000007747 plating Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910017944 Ag—Cu Inorganic materials 0.000 description 2
- 238000005219 brazing Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置用パッケージに利用され、特に高周
波半導体装置用パッケージの構造に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention is applied to a package for a semiconductor device, and particularly relates to the structure of a package for a high frequency semiconductor device.
本発明は、上面に所要のメタライズパターンが形成され
たセラミック基板を有する半導体装置用パッケージにお
いて、
前記セラミック基板内部に空隙を設けることにより、
前記セラミック基板の実効比誘電率を下げ、メタライズ
パターン間の静電容量を低減し、信号の漏洩特性の向上
を図ったものである。The present invention provides a package for a semiconductor device having a ceramic substrate having a required metallized pattern formed on the upper surface thereof, by providing a void inside the ceramic substrate to lower the effective dielectric constant of the ceramic substrate, and to reduce the effective dielectric constant between the metallized patterns. The aim is to reduce capacitance and improve signal leakage characteristics.
第７図（ａ）および（ｂ）に従来の高周波半導体装置用
パッケージを示す。同図（ａ）は平面図および同図（ｂ
）はそのＧ−Ｇ’断面図である。FIGS. 7(a) and 7(b) show conventional packages for high-frequency semiconductor devices. The same figure (a) is a plan view and the same figure (b)
) is its GG' cross-sectional view.
第７図（ａ）に示すセラミック基板１の上部面に、タン
グステンペーストによりメタライズパターン３および外
部リード接続用メタライズパターン４を印刷する。次に
これらのメタライズパターン３および４を絶縁保護する
とともに、キャップ搭載部を形成するために、セラミッ
ク枠基板５を積層し、セラミック枠基板５の上部全面を
タングステンペーストにより印刷する。そしてセラミッ
ク基板１の下部面全面をタングステンペーストにより印
刷する。A metallized pattern 3 and a metallized pattern 4 for external lead connection are printed using tungsten paste on the upper surface of the ceramic substrate 1 shown in FIG. 7(a). Next, in order to insulate and protect these metallized patterns 3 and 4 and to form a cap mounting portion, a ceramic frame substrate 5 is laminated, and the entire upper surface of the ceramic frame substrate 5 is printed with tungsten paste. Then, the entire lower surface of the ceramic substrate 1 is printed with tungsten paste.
このような状態で、１５００〜１６００℃の酸化雰囲気
中で焼成すると、タングステンペーストがセラミックと
反応し、メタライズ化される。そしてこのメタライズ化
したパターンにＮ１メツキを施す。次にセラミック基板
１に、放熱板６、ダイアタッチ金属板７および外部接続
用リード８をＡｇ−Ｃｕ ロウ材によりロウ付けする。When fired in such a state in an oxidizing atmosphere at 1500 to 1600°C, the tungsten paste reacts with the ceramic and becomes metallized. Then, N1 plating is applied to this metalized pattern. Next, the heat dissipation plate 6, die attach metal plate 7, and external connection leads 8 are brazed to the ceramic substrate 1 using Ag-Cu brazing material.
そしてメタライズ化したパターン、放熱板６、ダイアタ
ッチ金属板７および外部接続用リード８にＮ１メツキお
よびＡｕメツキを施すと高周波半導体装置用パッケージ
が完成する。Then, N1 plating and Au plating are applied to the metallized pattern, the heat sink 6, the die attach metal plate 7, and the external connection leads 8, thereby completing a high frequency semiconductor device package.
前述した従来の半導体装置用パッケージは、ＩＧＨｚを
越えるような高周波領域では、セラミック基板上のメタ
ライズ化されたパターン間の静電容量の影響により、高
周波信号の漏洩が発生し漏洩特性が低下し、高周波信号
の利得の低下や、他のメタライズパターンの高周波信号
が雑音になるなど、半導体装置の特性を劣化させる欠点
があった。In the conventional semiconductor device package described above, in a high frequency range exceeding IGHz, leakage of high frequency signals occurs due to the influence of capacitance between metallized patterns on the ceramic substrate, resulting in a decrease in leakage characteristics. This has the drawback of deteriorating the characteristics of the semiconductor device, such as a decrease in the gain of high-frequency signals and the high-frequency signals of other metallized patterns becoming noise.
本発明の目的は、前記の欠点を除去することにより、信
号の漏洩特性の向上を図った半導体装置用パッケージを
提供することにある。An object of the present invention is to provide a package for a semiconductor device with improved signal leakage characteristics by eliminating the above-mentioned drawbacks.
本発明は、上面に所要のメタライズパターンが形成され
たセラミック基板を有する半導体装置用パッケージにお
いて、前記セラミック基板内部に空隙を設けたことを特
徴とする。The present invention is a package for a semiconductor device having a ceramic substrate having a required metallized pattern formed on its upper surface, characterized in that a void is provided inside the ceramic substrate.
セラミック基板は、その内部に空隙を有している。 The ceramic substrate has a void inside it.
従って、前記セラミック基板の比誘電率は空隙部分は１
のため、その実効比誘電率が小さくなる。Therefore, the relative permittivity of the ceramic substrate is 1 in the void area.
Therefore, its effective dielectric constant becomes small.
これにより、メタライズパターン間の静電容量が小さく
なり、信号の漏洩特性の改善が可能となる。This reduces the capacitance between the metallized patterns, making it possible to improve signal leakage characteristics.
なお、セラミック基板内部に設けられる空隙は、セラミ
ック基板として要求される強度を勘案してその形状は定
められ、一つの大きな空隙としてもよく、または互いに
位置をずらして設けた多数の小さな空隙の集まりとして
もよい。Note that the shape of the void provided inside the ceramic substrate is determined by taking into consideration the strength required of the ceramic substrate, and it may be a single large void, or a collection of many small voids provided at different positions. You can also use it as
以下、本発明の実施例について図面を参照して説明する
。Embodiments of the present invention will be described below with reference to the drawings.
第１図（ａ）は本発明の第一実施例の平面図。第１図ら
）はそのＡ−Ａ’断面図。第２図（ａ） Ｉｔ第１図（
ｂ）のセラミック基板ａの平面図、第２図ら）はそのＢ
−Ｂ’断面図、第３図（ａ）は第１図（ｂ）のセラミッ
ク基板すの平面図、および第３図ら）はそのｃ−ｃ’断
面図である。FIG. 1(a) is a plan view of a first embodiment of the present invention. Fig. 1 et al.) is a sectional view taken along the line AA'. Figure 2 (a) It Figure 1 (
b) A plan view of the ceramic substrate a, Fig. 2 et al.
-B' sectional view, FIG. 3(a) is a plan view of the ceramic substrate of FIG. 1(b), and FIG. 3(a) is a cc' sectional view thereof.
第１図（ａ）および（ｂ）によると、本第−実施例は、
上面にメタライズパターン３および外部リード接続用メ
タライズパターン４が形成されたセラミック基板１ａを
有する半導体装置用パッケージにおいて、
セラミック基板１ａの内部には多数のスルーホール２か
らなる空隙が設けられている。ここで、セラミック基板
１ａは、第１図ら）に示すように、６層構造になってお
り、最上層および最下層を除く４層（セラミック基板８
２枚、セラミック基板ｂ２枚）に第３図（ａ）およびら
）ならびに第４図（ａ）および（ｂ）に示すようなスル
ーホール２を設けである。According to FIGS. 1(a) and (b), the present embodiment is as follows:
In a semiconductor device package having a ceramic substrate 1a having a metallized pattern 3 and an external lead connection metallized pattern 4 formed on its upper surface, a void consisting of a large number of through holes 2 is provided inside the ceramic substrate 1a. Here, the ceramic substrate 1a has a six-layer structure, as shown in FIG.
Through holes 2 as shown in FIGS. 3(a) and 4(a) and 4(a) and (b) are provided in two ceramic substrates (b).
このような構造なったセラミック基板１ａの上部面に、
タングステンペーストによりメタライズパターン３およ
び外部リード接続用メタライズパターン４を印刷する。On the upper surface of the ceramic substrate 1a having such a structure,
A metallized pattern 3 and a metallized pattern 4 for external lead connection are printed using tungsten paste.
次に、これらメタライズパターン３および４を絶縁保護
するとともに、キャップ搭載部を形成するために、セラ
ミック枠基板５を積層し、このセラミック枠基板５の上
部全面をタングステンペーストにより印刷する。そして
このセラミック基板１ａの下部全面をタングステンペー
ストにより印刷する。Next, in order to insulate and protect these metallized patterns 3 and 4 and to form a cap mounting portion, a ceramic frame substrate 5 is laminated, and the entire upper surface of this ceramic frame substrate 5 is printed with tungsten paste. Then, the entire lower part of this ceramic substrate 1a is printed with tungsten paste.
このような状態で、１５００〜１６００℃の酸化雰囲気
中で焼成すると、タングステンペーストがセラミックと
反応しメタライズ化される。そしてこのメタライズ化し
たパターンにＮｉメツキを施す。次に、セラミック基板
１ａに、放熱板６、ダイアタッチ金属板７、および外部
接続用リード８をＡｇ−Ｃｕ ロウ材によりロウ付けす
る。そして、メタライズパターン３および４、放熱板６
、ダイアタッチ金属板７ならびに外部接続用リード８に
、ＮｉメツキおよびＡｕメツキを施すと、本第二実施例
の高周波半導体装置用パッケージが完成する。When the tungsten paste is fired in an oxidizing atmosphere at 1500 to 1600° C. in this state, the tungsten paste reacts with the ceramic and becomes metallized. Then, Ni plating is applied to this metalized pattern. Next, the heat sink 6, the die attach metal plate 7, and the external connection leads 8 are brazed to the ceramic substrate 1a using Ag-Cu brazing material. Then, metallized patterns 3 and 4, heat sink 6
When die attach metal plate 7 and external connection leads 8 are plated with Ni and Au, the high frequency semiconductor device package of the second embodiment is completed.
本第二実施例は、使用されるセラミックの比透電率が１
０の場合、実効的な比誘電率は７．９程度となり、約２
０％の低誘電率化が図られる。In this second embodiment, the relative conductivity of the ceramic used is 1.
In the case of 0, the effective dielectric constant is about 7.9, which is about 2
A low dielectric constant of 0% is achieved.
第４図（ａ）は本発明の第二実施例を示す平面図、およ
び第４図ら）はそのＤ−Ｄ’断面図である。第５図（ａ
）は第４図（ｂ）に示したセラミック基板Ｃの平面図、
第５図ら）はそのＥ−Ｅ’断面図、第６図（ａ）は第４
図（ｂ）に示したセラミック基板ｄの平面図、第６図ら
）はそのＦ−Ｆ’断面図である。FIG. 4(a) is a plan view showing a second embodiment of the present invention, and FIG. 4(a) is a sectional view taken along line DD' thereof. Figure 5 (a
) is a plan view of the ceramic substrate C shown in FIG. 4(b),
Figures 5 and 5) are EE' cross-sectional views, and Figure 6 (a) is the 4th cross-sectional view.
The plan view of the ceramic substrate d shown in FIG. 6(b), FIG. 6, etc.) is a cross-sectional view taken along the line FF'.
第４図（ａ）に示すセラミック基板１ｂは、第４図ら）
に示すように６層構造になっており、最上層および最下
層を除く４層（セラミック基板０２枚、セラミック基板
４２枚）に、第６図（ａ）およびら）ならびに第７図（
ａ）およびら）に示したスリット９が設けである。すな
わち、本第二実施例ではスルーホール２とスリット９と
により多数の空隙を設けている。The ceramic substrate 1b shown in FIG. 4(a) is shown in FIG.
As shown in the figure, it has a 6-layer structure, and the four layers (02 ceramic substrates, 42 ceramic substrates) excluding the top and bottom layers are coated with the following materials:
The slits 9 shown in a) and ra) are provided. That is, in the second embodiment, a large number of gaps are provided by the through holes 2 and slits 9.
このような構造になったセラミック基板１ｂを用い、前
述の第一実施例と同様の処理を行うことにより、本第二
実施例の高周波半導体装置用パッケージが完成する。By using the ceramic substrate 1b having such a structure and performing the same processing as in the first embodiment, the high frequency semiconductor device package of the second embodiment is completed.
本第二実施例は、使用されるセラミックの比誘電率が１
０の場合、実効的な比誘電率は、６．５程度になり、約
３５％の低誘電率化が図られる。In this second embodiment, the dielectric constant of the ceramic used is 1.
In the case of 0, the effective relative dielectric constant is about 6.5, and the dielectric constant can be lowered by about 35%.
本第二実施例では第一実施例に比ベセラミックの加工に
難しい面があるが、より低い誘電率とすることができる
利点がある。Although the second embodiment is more difficult to process than the first embodiment, it has the advantage of having a lower dielectric constant.
本発明の特徴は、第１図（ａ）およびら）において、セ
ラミック基板ｌａ内にスルーホール２から構成される多
数の空隙を設け、第４図（ａ）および（ｂ）において、
セラミック基板ｌｂ内にスルーホールとスリットとから
構成される多数の空隙を設けたことにある。The feature of the present invention is that in FIGS. 1(a) and 1(a), a large number of voids composed of through holes 2 are provided in the ceramic substrate la, and in FIGS. 4(a) and (b),
This is because a large number of voids made up of through holes and slits are provided in the ceramic substrate lb.
この多数の空隙はセラミック基板の層ごとに位置をずら
して設けることにより、基板強度を強固にできる。By providing this large number of voids at different positions for each layer of the ceramic substrate, the strength of the substrate can be increased.
以上説明したように、本発明は、半導体装置用パッケー
ジにおいて、セラミック基板内部に空隙を設けることに
より、セラミック基板の実効比誘電率を下げ、メタライ
ズパターン間の静電容量を低減することにより、メタラ
イズパターン間の高周波信号の漏洩特性を向上し、半導
体装置用パッケージの高周波特性を改善できる効果があ
る。As explained above, in a package for a semiconductor device, the present invention lowers the effective dielectric constant of the ceramic substrate by providing a void inside the ceramic substrate, and reduces the capacitance between the metallized patterns. This has the effect of improving the leakage characteristics of high frequency signals between patterns and improving the high frequency characteristics of a package for a semiconductor device.
具体的には、メタライズパターン間の漏洩特性がＩ Ｇ
）Ｉｚで、−２０ｄＢであった半導体装置用パッケージ
で、本発明の構造として２０％の誘電率低減を施した場
合は、ｔ、２Ｇｔｌｚで一２０ｄＢの漏洩特性が得られ
る効果がある。Specifically, the leakage characteristics between the metallized patterns are IG
) When the dielectric constant is reduced by 20% as the structure of the present invention in a semiconductor device package whose Iz is -20 dB, a leakage characteristic of -20 dB at t, 2Gtlz can be obtained.
第１図（ａ）は本発明の第一実施例の平面図。
第１図（ｂ）はそのＡ−Ａ’断面図。
第２図（ａ）は第１図ら）のセラミック基板ａの平面図
。
第２図（１））はそのＢ−Ｂ’断面図。
第３図（ａ）は第１図（ｂ）のセラミック基板すの平面
図。
第３図ら）はそのｃ−ｃ’断面図。
第４図（ａ）は本発明の第二実施例の平面図。
第４図（ｂ）はそのＤ−Ｄ’断面図。
第５図（ａ）は第４図ら）のセラミック基板Ｃの平面図
。
第５図ら）はそのＥ−Ｅ’断面図。
第６図（ａ）は第４図わ）のセラミック基板ｄの平面図
。
第６図ら）はそのＦ−Ｆ’断面図。
第７図（ａ）は従来例の平面図。
第７図（ｂ）はそのＧ−Ｇ’断面図。
Ｌ ｌａ、ｌｂ・・・セラミック基板、２・・・スルー
ホール、３・・・メタライズパターン、４・・・外部リ
ード接続用メタライズパターン、５・・・セラミック枠
基板、６・・・放熱板、７・・・ダイアタッチ金属板、
８・・・外部接続用リード、９・・・スリット。FIG. 1(a) is a plan view of a first embodiment of the present invention. FIG. 1(b) is a sectional view taken along the line AA'. FIG. 2(a) is a plan view of the ceramic substrate a of FIG. 1 et al. FIG. 2 (1)) is a sectional view taken along line BB'. FIG. 3(a) is a plan view of the ceramic substrate of FIG. 1(b). Fig. 3) is a sectional view taken along the line cc'. FIG. 4(a) is a plan view of a second embodiment of the present invention. FIG. 4(b) is a sectional view taken along the line DD'. FIG. 5(a) is a plan view of the ceramic substrate C shown in FIG. 4 et al. FIG. 5 et al.) is a sectional view taken along the line E-E'. FIG. 6(a) is a plan view of the ceramic substrate d of FIG. 4). FIG. 6 et al.) is the FF' cross-sectional view. FIG. 7(a) is a plan view of a conventional example. FIG. 7(b) is a cross-sectional view taken along line GG'. L la, lb... Ceramic board, 2... Through hole, 3... Metallized pattern, 4... Metallized pattern for external lead connection, 5... Ceramic frame board, 6... Heat sink, 7...Die attach metal plate,
8...Lead for external connection, 9...Slit.
Claims (1)
ミック基板を有する半導体装置用パッケージにおいて、 前記セラミック基板内部に空隙を設けた ことを特徴とする半導体装置用パッケージ。[Scope of Claims] 1. A semiconductor device package having a ceramic substrate having a required metallized pattern formed on its upper surface, characterized in that a void is provided inside the ceramic substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26672588A JP2668999B2 (en) | 1988-10-21 | 1988-10-21 | Package for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26672588A JP2668999B2 (en) | 1988-10-21 | 1988-10-21 | Package for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02113557A true JPH02113557A (en) | 1990-04-25 |
| JP2668999B2 JP2668999B2 (en) | 1997-10-27 |
Family
ID=17434815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26672588A Expired - Lifetime JP2668999B2 (en) | 1988-10-21 | 1988-10-21 | Package for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2668999B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8389870B2 (en) | 2010-03-09 | 2013-03-05 | International Business Machines Corporation | Coreless multi-layer circuit substrate with minimized pad capacitance |
-
1988
- 1988-10-21 JP JP26672588A patent/JP2668999B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8389870B2 (en) | 2010-03-09 | 2013-03-05 | International Business Machines Corporation | Coreless multi-layer circuit substrate with minimized pad capacitance |
| US8975525B2 (en) | 2010-03-09 | 2015-03-10 | International Business Machines Corporation | Corles multi-layer circuit substrate with minimized pad capacitance |
| US9060428B2 (en) | 2010-03-09 | 2015-06-16 | International Business Machines Corporation | Coreless multi-layer circuit substrate with minimized pad capacitance |
| US9773725B2 (en) | 2010-03-09 | 2017-09-26 | International Business Machines Corporation | Coreless multi-layer circuit substrate with minimized pad capacitance |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2668999B2 (en) | 1997-10-27 |
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