JPH10209328A - Flip chip ceramic substrate - Google Patents
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- JPH10209328A JPH10209328A JP9012998A JP1299897A JPH10209328A JP H10209328 A JPH10209328 A JP H10209328A JP 9012998 A JP9012998 A JP 9012998A JP 1299897 A JP1299897 A JP 1299897A JP H10209328 A JPH10209328 A JP H10209328A
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Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Wire Bonding (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はフリップチップセラ
ミック基板に関し、より詳細にはフリップチップボンデ
ィングにより半導体素子を搭載するためのフリップチッ
プセラミック基板に関する。The present invention relates to a flip-chip ceramic substrate, and more particularly, to a flip-chip ceramic substrate for mounting a semiconductor element by flip-chip bonding.
【０００２】[0002]
【従来の技術】半導体素子を保護すると同時に、マザー
ボード上に形成された配線との容易な接続を図るため
に、前記半導体素子は種々のパッケージに実装される。
該パッケージの中でも、セラミックパッケージは熱伝導
性、耐湿性、耐熱性等に優れるために信頼性が高く、多
くの分野で使用されている。2. Description of the Related Art In order to protect a semiconductor device and at the same time facilitate connection with a wiring formed on a motherboard, the semiconductor device is mounted on various packages.
Among these packages, ceramic packages have high reliability because of their excellent thermal conductivity, moisture resistance, heat resistance and the like, and are used in many fields.
【０００３】近年、半導体素子の高集積化に伴い、電子
機器の高性能化や小型化が急速に進展しており、前記半
導体素子を前記パッケージに実装する方法も、従来のワ
イヤボンディングによる実装方法から、マルチチップ化
や高密度実装に適したフリップチップボンディングによ
る実装方法等に変わってきている。また、電子機器の信
号処理速度等の高速化に伴い、スイッチングの際のノイ
ズが問題となってきており、このスイッチングノイズを
吸収するためのコンデンサが内蔵されたセラミック基板
が使用されている。In recent years, with high integration of semiconductor devices, electronic devices have been rapidly increasing in performance and miniaturization, and the method of mounting the semiconductor devices in the package has been replaced by the conventional mounting method by wire bonding. Therefore, the mounting method by flip chip bonding suitable for multi-chip and high-density mounting has been changed. In addition, with the increase in signal processing speed of electronic devices, noise at the time of switching has become a problem, and a ceramic substrate having a built-in capacitor for absorbing the switching noise has been used.
【０００４】図３は半導体素子が実装されたこの種のフ
リップチップセラミック基板を模式的に示した断面図で
ある。FIG. 3 is a cross-sectional view schematically showing a flip-chip ceramic substrate on which a semiconductor element is mounted.
【０００５】このフリップチップセラミック基板５０は
主にガラスセラミックにより構成されており、その内部
には、上から順に信号用配線層５２、電源用ベタパター
ン５３、及び接地用ベタパターン５４が形成されてお
り、さらにこの接地用ベタパターン５４の下に、上下面
に電極層５１ａ、５１ｂを有するノイズ吸収用の内蔵コ
ンデンサ５１が形成されている。また、図中上面の半導
体素子搭載面２０にはフリップチップ用端子パッド１５
が、図中下面のマザーボード接続面２１には半田ボール
用端子パッド１６がそれぞれ形成されている。The flip-chip ceramic substrate 50 is mainly made of glass ceramic. Inside the flip-chip ceramic substrate 50, a signal wiring layer 52, a power supply solid pattern 53, and a ground solid pattern 54 are formed in this order from the top. Under the solid ground pattern 54, a built-in noise absorbing capacitor 51 having upper and lower electrode layers 51a and 51b is formed. Also, the flip chip terminal pads 15 are provided on the semiconductor element mounting surface 20 on the upper surface in FIG.
However, terminal pads 16 for solder balls are formed on the motherboard connection surface 21 on the lower surface in the figure.
【０００６】そして、信号用配線層５２、電源用ベタパ
ターン５３、及び接地用ベタパターン５４とフリップチ
ップ用端子パッド１５とをそれぞれ接続するため、ビア
ホール５２ａ、５３ａ、５４ａが形成されており、ま
た、信号用配線層５２、電源用ベタパターン５３、及び
接地用ベタパターン５４と半田ボール用端子パッド１６
とをそれぞれ接続するため、ビアホール５２ｂ、５３
ｂ、５４ｂが形成されている。また、ビアホール５２
ｂ、５３ｂ、５４ｂは、内蔵コンデンサ５１が形成され
ている層を通過して半田ボール用端子パッド１６と接続
されており、電源用ベタパターン５３に接続されたビア
ホール５３ａは電極層５１ａに、接地用ベタパターン５
４に接続されたビアホール５４ａは電極層５１ｂにそれ
ぞれ接続されている。しかし、これら接続部分を除いて
内蔵コンデンサ５１の電極層５１ａ、５１ｂとビアホー
ル５２ｂ、５３ｂ、５４ｂとが接触しないように、交叉
部分において所定の間隔がとられている。In order to connect the signal wiring layer 52, the power supply solid pattern 53, and the ground solid pattern 54 to the flip chip terminal pads 15, via holes 52a, 53a, and 54a are formed. , Signal wiring layer 52, power supply solid pattern 53, ground solid pattern 54, and solder ball terminal pad 16
And via holes 52b, 53
b, 54b are formed. Also, via holes 52
b, 53b, and 54b are connected to the solder ball terminal pads 16 through the layer in which the built-in capacitor 51 is formed, and the via holes 53a connected to the power supply solid pattern 53 are connected to the electrode layer 51a and to the ground. Solid pattern 5
The via holes 54a connected to No. 4 are respectively connected to the electrode layers 51b. However, except for these connection portions, a predetermined interval is provided at the intersection so that the electrode layers 51a and 51b of the built-in capacitor 51 do not contact the via holes 52b, 53b and 54b.
【０００７】また、半導体素子搭載面２０に形成された
フリップチップ用端子パッド１５は半田ボール１７を介
して半導体素子１９に形成された端子パッド（図示せ
ず）と接続されており、マザーボード接続面２１に形成
された半田ボール用端子パッド１６にはマザーボード
（図示せず）との接続を図るための半田ボール１８が固
着されている。The flip chip terminal pad 15 formed on the semiconductor element mounting surface 20 is connected to a terminal pad (not shown) formed on the semiconductor element 19 via a solder ball 17, and is connected to the motherboard. A solder ball 18 for connection to a motherboard (not shown) is fixed to the solder ball terminal pad 16 formed on the solder ball 21.
【０００８】フリップチップセラミック基板５０に実装
された半導体素子１９は、その後樹脂等により被覆さ
れ、保護される。また、この半導体素子１９が実装され
たフリップチップセラミック基板５０をマザーボード
（図示せず）に接続する際には、フリップチップセラミ
ック基板５０の下面に固着された半田ボール（電極）１
８をリフローさせる。The semiconductor element 19 mounted on the flip-chip ceramic substrate 50 is thereafter covered with a resin or the like and protected. When connecting the flip chip ceramic substrate 50 on which the semiconductor element 19 is mounted to a motherboard (not shown), the solder balls (electrodes) 1 fixed to the lower surface of the flip chip ceramic substrate 50 are connected.
8 is reflowed.
【０００９】図４は、半導体素子１９が２個搭載された
従来のフリップチップセラミック基板を模式的に示した
断面図である。このフリップチップセラミック基板６０
には、２つの半導体素子１９同士を接続するため、又は
半導体素子１９と半田ボール用端子パッド３６（半田ボ
ール３８）とを接続するために、フリップチップ用端子
パッド３５（半田ボール３７）、ビアホール６２ａ、６
３ａ、６４ａ、及びビアホール６２ｂ、６３ｂ、６４ｂ
が形成されている。その他の部分は、図３に示したフリ
ップチップセラミック基板５０とほぼ同様に構成されて
いる。FIG. 4 is a cross-sectional view schematically showing a conventional flip-chip ceramic substrate on which two semiconductor elements 19 are mounted. This flip chip ceramic substrate 60
In order to connect the two semiconductor elements 19 to each other or to connect the semiconductor element 19 to the solder ball terminal pads 36 (solder balls 38), the flip chip terminal pads 35 (solder balls 37) and the via holes are provided. 62a, 6
3a, 64a and via holes 62b, 63b, 64b
Are formed. The other parts are configured substantially similarly to the flip chip ceramic substrate 50 shown in FIG.
【００１０】すなわち、フリップチップセラミック基板
６０の内部に、上から順に信号用配線層６２、電源用ベ
タパターン６３、及び接地用ベタパターン６４が形成さ
れており、さらにこの接地用ベタパターン６４の下に、
内蔵コンデンサ６１（電極層６１ａ、６１ｂ、誘電体層
６１ｃ）が形成されている。また、信号用配線層６２、
電源用ベタパターン６３、及び接地用ベタパターン６４
に、ビアホール６２ａ、６３ａ、６４ａ及びビアホール
６２ｂ、６３ｂ、６４ｂが接続されており、ビアホール
６２ｂ、６３ｂ、６４ｂと内蔵コンデンサ６１との接続
形態は、図３に示したフリップチップセラミック基板５
０とほぼ同様である。That is, a signal wiring layer 62, a solid power pattern 63, and a solid ground pattern 64 are sequentially formed from the top inside the flip-chip ceramic substrate 60, and further below the solid ground pattern 64. To
A built-in capacitor 61 (electrode layers 61a, 61b, dielectric layer 61c) is formed. Also, the signal wiring layer 62,
Power supply solid pattern 63 and ground solid pattern 64
Are connected to via holes 62a, 63a, 64a and via holes 62b, 63b, 64b. The connection between via holes 62b, 63b, 64b and built-in capacitor 61 is the same as that of flip-chip ceramic substrate 5 shown in FIG.
It is almost the same as 0.
【００１１】[0011]
【発明が解決しようとする課題】上記した従来のフリッ
プチップセラミック基板５０、６０（図３及び図４）
は、以下のように製造される。これらフリップチップセ
ラミック基板５０、６０の製造方法は、ほぼ同様である
ので、フリップチップセラミック基板５０（図３）を例
にとって説明する。The above-mentioned conventional flip-chip ceramic substrates 50 and 60 (FIGS. 3 and 4)
Is manufactured as follows. Since the manufacturing methods of the flip-chip ceramic substrates 50 and 60 are almost the same, the flip-chip ceramic substrate 50 (FIG. 3) will be described as an example.
【００１２】まず、グリーンシートを作製し、このグリ
ーンシートにビアホール５２ａ、５３ａ、５４ａ、５２
ｂ、５３ｂ、５４ｂ用の貫通孔の形成と導体ペーストの
充填等を行った後、前記グリーンシート上に信号用配線
層５２等の内部導体層やフリップチップ用端子パッド１
５等の表面導体層を形成するための導体ペースト層を印
刷法により形成する。また、内蔵コンデンサ５１を形成
するため、グリーンシート上に電極層５１ａ、５１ｂ用
の導体ペースト層及び誘電体層５１ｃ用の誘電体粉末を
含むペースト層を印刷法により形成する。内蔵コンデン
サ５１を形成するために印刷法を用いるのは、誘電体粉
末を含むテープ（グリーンシート）を焼成することによ
り比誘電率の大きい誘電体層５１ｃを形成するのが難し
いためである。次に、これらの処理が終了したグリーン
シートを積層し、焼成することによりフリップチップセ
ラミック基板５０を製造する。First, a green sheet is prepared, and via holes 52a, 53a, 54a, 52
After forming through holes for b, 53b, and 54b, filling with a conductive paste, and the like, the internal conductor layers such as the signal wiring layer 52 and the flip-chip terminal pads 1 are formed on the green sheet.
A conductor paste layer for forming a surface conductor layer such as 5 is formed by a printing method. Further, in order to form the built-in capacitor 51, a conductive paste layer for the electrode layers 51a and 51b and a paste layer containing a dielectric powder for the dielectric layer 51c are formed on the green sheet by a printing method. The printing method is used to form the built-in capacitor 51 because it is difficult to form a dielectric layer 51c having a large relative dielectric constant by firing a tape (green sheet) containing a dielectric powder. Next, the flip-chip ceramic substrate 50 is manufactured by stacking and firing the green sheets that have been subjected to these processes.
【００１３】上記した製造方法では、内蔵コンデンサ５
１内にビアホールを狭い間隔で形成するのは難しい。そ
こで、図３に示したように、ビアホール５２ａ、・・・ が
狭い間隔で形成されているフリップチップ用端子パッド
１５直下の領域を避け、信号用配線層５２、電源用ベタ
パターン５３、及び接地用ベタパターン５４より下の部
分に内蔵コンデンサ５１を形成し、信号用配線層５２、
電源用ベタパターン５３、及び接地用ベタパターン５４
と接続するビアホール５２ｂ、５３ｂ、５４ｂの間隔を
広げ、内蔵コンデンサ５１が形成された部分を通過させ
ている。In the above manufacturing method, the built-in capacitor 5
It is difficult to form via holes at a small interval in one. Therefore, as shown in FIG. 3, avoid the area immediately below the flip-chip terminal pads 15 where the via holes 52a,... Are formed at a narrow interval, and set the signal wiring layer 52, the power supply solid pattern 53, and the ground. The built-in capacitor 51 is formed below the solid pattern 54 for signal, and the signal wiring layer 52,
Power supply solid pattern 53 and ground solid pattern 54
The distance between the via holes 52b, 53b, and 54b connected to the internal capacitor 51 is widened to allow the portion where the built-in capacitor 51 is formed to pass.
【００１４】しかし、最近、信号処理速度の益々の高速
化に伴い、セラミック基板内部の配線のインダクタンス
や抵抗が問題となってきており、フリップチップセラミ
ック基板５０、６０の場合にも、半導体素子１９と内蔵
コンデンサ５１、６１との間の配線距離が長いため、イ
ンダクタンスや抵抗が大きくなり、内蔵コンデンサ５
１、６１によるスイッチングノイズの吸収効果が上がら
ないという課題があった。However, recently, as the signal processing speed has been further increased, the inductance and resistance of the wiring inside the ceramic substrate have become a problem, and even in the case of the flip-chip ceramic substrates 50 and 60, the semiconductor elements 19 Since the wiring distance between the internal capacitors 51 and 61 is long, the inductance and the resistance are increased,
There is a problem that the effect of absorbing switching noise by the elements 1 and 61 is not improved.
【００１５】本発明は上記課題に鑑みなされたものであ
り、フリップチップセラミック基板の内部に形成された
内蔵コンデンサと半導体素子との配線距離を短くするこ
とにより、インダクタンスや抵抗を小さくし、スイッチ
ングノイズ等を有効に低減することができるフリップチ
ップセラミック基板を提供することを目的としている。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and reduces the inductance and resistance by reducing the wiring distance between a built-in capacitor formed inside a flip-chip ceramic substrate and a semiconductor element, thereby reducing switching noise. It is an object of the present invention to provide a flip-chip ceramic substrate capable of effectively reducing the like.
【００１６】[0016]
【課題を解決するための手段及びその効果】上記目的を
達成するために本発明に係るフリップチップセラミック
基板（１）は、半導体素子搭載面にフリップチップ用端
子パッドが形成されたフリップチップセラミック基板に
おいて、前記半導体素子搭載面の前記フリップチップ用
端子パッドの下方領域を除いた部分であって、信号用配
線層よりも前記半導体素子搭載面に近い側に内蔵コンデ
ンサが形成されていることを特徴としている。In order to achieve the above object, a flip-chip ceramic substrate (1) according to the present invention comprises a flip-chip ceramic substrate having a flip-chip terminal pad formed on a semiconductor element mounting surface. , Wherein a built-in capacitor is formed on a portion of the semiconductor element mounting surface excluding a region below the flip chip terminal pad and closer to the semiconductor element mounting surface than a signal wiring layer. And
【００１７】また本発明に係るフリップチップセラミッ
ク基板（２）は、上記フリップチップセラミック基板
（１）において、前記内蔵コンデンサを構成する上下の
電極層が前記フリップチップ用端子パッドの下方領域ま
で延設され、延設された電極層の部分で電源と接続され
ていることを特徴としている。Further, in the flip chip ceramic substrate (2) according to the present invention, in the flip chip ceramic substrate (1), the upper and lower electrode layers constituting the built-in capacitor extend to a region below the flip chip terminal pad. It is characterized in that it is connected to a power supply at a portion of the extended electrode layer.
【００１８】上記フリップチップセラミック基板（１）
又は（２）によれば、前記内蔵コンデンサが前記フリッ
プチップ用端子パッドの近くに形成され、前記内蔵コン
デンサを構成する電極と前記フリップチップ用端子パッ
ドとが直接ビアホールで接続されている。従って、前記
内蔵コンデンサが内部導体層よりも下方位置に形成さ
れ、前記内蔵フリップチップ用端子パッドと水平方向位
置が大きく異なる２つのビアホールを介して前記内蔵コ
ンデンサと前記フリップチップ用端子パッドとが接続さ
れた従来のフリップチップセラミック基板と比較して、
前記内蔵コンデンサと半導体素子との配線距離を大幅に
短くすることができ、インダクタンスや抵抗を小さくす
ることができ、スイッチングノイズを有効に低減するこ
とができる。The flip chip ceramic substrate (1)
According to (2), the built-in capacitor is formed near the flip-chip terminal pad, and an electrode constituting the built-in capacitor and the flip-chip terminal pad are directly connected by a via hole. Therefore, the built-in capacitor is formed at a position lower than the internal conductor layer, and the built-in capacitor and the flip-chip terminal pad are connected to each other through two via holes whose horizontal position is largely different from that of the built-in flip-chip terminal pad. Compared to the conventional flip chip ceramic substrate,
The wiring distance between the built-in capacitor and the semiconductor element can be greatly reduced, the inductance and the resistance can be reduced, and the switching noise can be effectively reduced.
【００１９】また本発明に係るフリップチップセラミッ
ク基板（３）は、上記フリップチップセラミック基板
（１）又は（２）において、前記内蔵コンデンサを構成
する誘電体層部分が印刷法を用いて形成されたものであ
り、前記延設された電極層により挟まれた絶縁体層部分
がテープ成形法を用いて形成されたものであることを特
徴としている。In the flip chip ceramic substrate (3) according to the present invention, in the flip chip ceramic substrate (1) or (2), a dielectric layer portion constituting the built-in capacitor is formed by a printing method. Wherein the insulator layer portion sandwiched between the extended electrode layers is formed using a tape forming method.
【００２０】上記フリップチップセラミック基板（３）
によれば、前記フリップチップ用端子パッドより垂下し
たビアホールは、前記テープ成形法により形成された絶
縁層部分を通過しており、前記印刷法により形成された
誘電体層部分を通過していない。そのため、前記ビアホ
ールが狭い間隔であっても、前記絶縁層部分に前記ビア
ホールを形成することができ、従来の場合と比べて、内
蔵コンデンサと半導体素子との配線距離を大幅に短くす
ることができる。The above-mentioned flip-chip ceramic substrate (3)
According to the method, the via hole hanging down from the flip-chip terminal pad passes through the insulating layer portion formed by the tape forming method, and does not pass through the dielectric layer portion formed by the printing method. Therefore, the via holes can be formed in the insulating layer portion even if the via holes are at a narrow interval, and the wiring distance between the built-in capacitor and the semiconductor element can be significantly reduced as compared with the conventional case. .
【００２１】また本発明に係るフリップチップセラミッ
ク基板（４）は、上記フリップチップセラミック基板
（１）〜（３）において、半導体素子搭載面に複数の半
導体素子を搭載するためのフリップチップ用端子パッド
が形成されていることを特徴としている。The flip-chip ceramic substrate (4) according to the present invention is the flip-chip ceramic substrate (1) to (3), wherein the flip-chip ceramic substrate (4) has terminal pads for mounting a plurality of semiconductor elements on a semiconductor element mounting surface. Is formed.
【００２２】上記フリップチップセラミック基板（４）
によれば、上記構成のフリップチップセラミック基板
（１）〜（３）をマルチチップモジュール（ＭＣＭ）に
適応するため、内部配線の長いＭＣＭでより有効にスイ
ッチングノイズを低減することができる。The flip chip ceramic substrate (4)
According to the above, since the flip-chip ceramic substrates (1) to (3) having the above configuration are adapted to a multi-chip module (MCM), switching noise can be reduced more effectively with an MCM having a long internal wiring.
【００２３】[0023]
【発明の実施の形態】以下、本発明に係るフリップチッ
プセラミック基板の実施の形態を図面に基づいて説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of a flip-chip ceramic substrate according to the present invention will be described below with reference to the drawings.
【００２４】図１は、実施の形態（１）に係るフリップ
チップセラミック基板（半導体素子を搭載）を模式的に
示した断面図である。FIG. 1 is a sectional view schematically showing a flip chip ceramic substrate (on which a semiconductor element is mounted) according to the embodiment (1).
【００２５】このフリップチップセラミック基板１０で
は、内蔵コンデンサ１１の形成位置が信号用配線層１２
より半導体素子搭載面２０に近い側にあり、その下に順
次信号用配線層１２、電源用ベタパターン１３、及び接
地用ベタパターン１４が形成されている。また、半導体
素子搭載面２０にフリップチップ用端子パッド１５が、
マザーボード接続面２１に半田ボール用端子パッド１６
がそれぞれ形成されており、フリップチップ用端子パッ
ド１５の下方領域にはビアホール１２ａ、１３ａ、１４
ａが形成されている。In the flip-chip ceramic substrate 10, the formation position of the built-in capacitor 11 is
On the side closer to the semiconductor element mounting surface 20, a signal wiring layer 12, a power supply solid pattern 13, and a ground solid pattern 14 are sequentially formed thereunder. In addition, flip chip terminal pads 15 are provided on the semiconductor element mounting surface 20.
Terminal pads 16 for solder balls on motherboard connection surface 21
Are formed, and via holes 12a, 13a, and 14 are formed in a region below the flip-chip terminal pad 15.
a is formed.
【００２６】このビアホール１２ａ、１３ａ、１４ａが
形成されているフリップチップ用端子パッド１５の下方
領域には内蔵コンデンサ１１は形成されておらず、前記
下方領域の周囲にのみ内蔵コンデンサ１１が形成されて
いる。そして、内蔵コンデンサ１１により囲まれたこの
下方領域は、フリップチップセラミック基板１０を主に
構成する材料と同じ絶縁材料により構成されており、内
蔵コンデンサ１１を構成する電極層１１ａ、１１ｂがそ
のまま水平方向に延設されてきている。従って、内蔵コ
ンデンサ１１により囲まれた前記下方領域は、絶縁体層
２２が電極層１１ａ、１１ｂにより挟まれた形態となっ
ており、延設された電極層１１ａにビアホール１３ａ
が、延設された電極層１１ｂにビアホール１４ａがそれ
ぞれ接続されている。他方、これら接続部分を除いてビ
アホール１２ａ、１３ａ、１４ａと電極層１１ａ、１１
ｂとは接触しないように交叉部分で電極層１１ａ、１１
ｂに孔が開けられ、所定の間隔がとられている。The internal capacitor 11 is not formed in a region below the flip-chip terminal pad 15 in which the via holes 12a, 13a, 14a are formed, and the internal capacitor 11 is formed only around the lower region. I have. The lower region surrounded by the built-in capacitor 11 is made of the same insulating material as that mainly constituting the flip-chip ceramic substrate 10, and the electrode layers 11a and 11b forming the built-in capacitor 11 are kept in the horizontal direction. Has been extended. Therefore, the lower region surrounded by the built-in capacitor 11 has a configuration in which the insulator layer 22 is sandwiched between the electrode layers 11a and 11b, and the via hole 13a is formed in the extended electrode layer 11a.
However, via holes 14a are respectively connected to the extended electrode layers 11b. On the other hand, except for these connection portions, the via holes 12a, 13a, 14a and the electrode layers 11a, 11a
The electrode layers 11a, 11a
A hole is made in b, and a predetermined interval is provided.
【００２７】なお、上記した部分以外、すなわち、ビア
ホール１２ａ、１３ａ、１４ａ及びビアホール１２ｂ、
１３ｂ、１４ｂの接続状態、半導体素子１９の接続状態
等は、図３に示した従来のフリップチップセラミック基
板５０と同様であるので、ここではその詳しい説明を省
略する。It should be noted that other than the above-mentioned parts, that is, via holes 12a, 13a, 14a and via holes 12b,
The connection state of 13b and 14b, the connection state of the semiconductor element 19, and the like are the same as those of the conventional flip-chip ceramic substrate 50 shown in FIG. 3, and thus the detailed description is omitted here.
【００２８】このフリップチップセラミック基板１０を
製造する方法は、従来のフリップチップセラミック基板
５０を製造する方法とは、内蔵コンデンサ１１を含む層
の形成方法において異なる。すなわち、グリーンシート
上に内蔵コンデンサ１１を構成する電極層１１ｂ用の導
体ペースト層を印刷法により形成した後、中央部を除い
た周囲の部分には誘電体層１１ｃ用の誘電体粉末を含む
ペースト層を印刷法により形成する。また、凹部となっ
た中央部の絶縁体層２２を形成する部分には、前記グリ
ーンシートと同様にテープ成形法を用いて形成されたグ
リーンシートの小片を積層し、これらの上に電極層１１
ａ用の導体ペースト層を印刷法により形成する。そし
て、これらの処理が施されたグリーンシートを積層し
て、グリーンシート積層体を形成し、焼成することによ
りフリップチップセラミック基板１０を製造する。The method of manufacturing the flip chip ceramic substrate 10 is different from the method of manufacturing the conventional flip chip ceramic substrate 50 in the method of forming the layer including the built-in capacitor 11. That is, after forming a conductive paste layer for the electrode layer 11b constituting the built-in capacitor 11 on the green sheet by a printing method, a paste containing a dielectric powder for the dielectric layer 11c is formed in a peripheral portion except for a central portion. The layers are formed by a printing method. Small portions of a green sheet formed by using a tape forming method in the same manner as the green sheet are laminated on the central portion of the concave portion where the insulator layer 22 is to be formed, and the electrode layer 11 is formed thereon.
A conductive paste layer for a is formed by a printing method. Then, the green sheets that have been subjected to these processes are laminated to form a green sheet laminate, which is fired to manufacture the flip chip ceramic substrate 10.
【００２９】上記方法により製造された実施の形態
（１）に係るフリップチップセラミック基板１０によれ
ば、内蔵コンデンサ１１がフリップチップ用端子パッド
１５の近くに形成され、内蔵コンデンサ１１を構成する
電極層１１ａ、１１ｂがビアホール１３ａ、１４ａを介
してフリップチップ用端子パッド１５と接続されてい
る。従って、内蔵コンデンサ５１がビアホール５２ｂ、
５３ｂ、５４ｂ、内部導体層（信号用配線層５２、電源
用ベタパターン５３、及び接地用ベタパターン５４）及
びビアホール５２ａ、５３ａ、５４ａを介してフリップ
チップ用端子パッド１５と接続された従来のフリップチ
ップセラミック基板５０（図３）と比較して、内蔵コン
デンサ１１と半導体素子１９との配線距離を大幅に短く
することができ、インダクタンスや抵抗を小さくするこ
とができ、スイッチングノイズを有効に低減することが
できる。According to the flip-chip ceramic substrate 10 according to the embodiment (1) manufactured by the above method, the built-in capacitor 11 is formed near the flip-chip terminal pad 15 and the electrode layer constituting the built-in capacitor 11 is formed. 11a and 11b are connected to flip-chip terminal pads 15 via via holes 13a and 14a. Therefore, the built-in capacitor 51 is connected to the via hole 52b,
53b, 54b, a conventional flip connected to the flip chip terminal pad 15 via internal conductor layers (signal wiring layer 52, power supply solid pattern 53, and ground solid pattern 54) and via holes 52a, 53a, 54a. Compared with the chip ceramic substrate 50 (FIG. 3), the wiring distance between the built-in capacitor 11 and the semiconductor element 19 can be greatly reduced, the inductance and the resistance can be reduced, and the switching noise can be effectively reduced. be able to.
【００３０】図２は、実施の形態（２）に係るフリップ
チップセラミック基板を模式的に示した断面図である。
このフリップチップセラミック基板３０には、半導体素
子１９が２個搭載されており、これら半導体素子１９同
士又は半導体素子１９と半田ボール用端子パッド３６
（半田ボール３８）とを接続するために、フリップチッ
プ用端子パッド３５（半田ボール３７）、ビアホール３
２ａ、３３ａ、３４ａ、及びビアホール３２ｂ、３３
ｂ、３４ｂが形成されている他は、ほぼ図１に示したフ
リップチップセラミック基板１０と同様に構成されてい
る。すなわち、内蔵コンデンサ３１（電極層３１ａ、３
１ｂ、誘電体層３１ｃ）が信号用配線層３２より半導体
素子搭載面４０に近い側に形成されており、その下に順
次信号用配線層３２、電源用ベタパターン３３、及び接
地用ベタパターン３４が形成されている。また、ビアホ
ール３２ａ、３３ａ、３４ａが形成されたフリップチッ
プ用端子パッド３５の下方領域には、内蔵コンデンサ３
１が形成されておらず、前記下方領域の周囲にのみ内蔵
コンデンサ３１が形成されており、内蔵コンデンサ３１
により囲まれた下方領域には電極層３１ａ、３１ｂが延
設され、絶縁体層４２が電極層３１ａ、３１ｂにより挟
まれた形態となっている。そして、延設された電極層３
１ａにビアホール３３ａが、延設された電極層３１ｂに
ビアホール３４ａがそれぞれ接続されている。FIG. 2 is a cross-sectional view schematically showing a flip-chip ceramic substrate according to the embodiment (2).
On the flip-chip ceramic substrate 30, two semiconductor elements 19 are mounted, and these semiconductor elements 19 or the semiconductor element 19 and the solder ball terminal pad 36 are mounted.
(Solder ball 38), a flip-chip terminal pad 35 (solder ball 37), a via hole 3
2a, 33a, 34a and via holes 32b, 33
The structure is substantially the same as that of the flip-chip ceramic substrate 10 shown in FIG. 1 except that b and 34b are formed. That is, the built-in capacitor 31 (the electrode layers 31 a, 3
1b, the dielectric layer 31c) is formed closer to the semiconductor element mounting surface 40 than the signal wiring layer 32, and the signal wiring layer 32, the power supply solid pattern 33, and the ground solid pattern 34 are sequentially formed thereunder. Are formed. The built-in capacitor 3 is provided in a region below the flip chip terminal pad 35 in which the via holes 32a, 33a, 34a are formed.
1 is not formed, and the built-in capacitor 31 is formed only around the lower region.
The electrode layers 31a and 31b are extended in the lower region surrounded by, and the insulator layer 42 is sandwiched between the electrode layers 31a and 31b. Then, the extended electrode layer 3
A via hole 33a is connected to 1a, and a via hole 34a is connected to the extended electrode layer 31b.
【００３１】実施の形態（２）に係るフリップチップセ
ラミック基板３０によれば、内蔵コンデンサ３１がフリ
ップチップ用端子パッド３５の近くに形成され、内蔵コ
ンデンサ３１を構成する電極層３１ａ、３１ｂがビアホ
ール３３ａ、３４ａを介してフリップチップ用端子パッ
ド３５と接続されているので、従来の場合と比較して、
内蔵コンデンサ３１と半導体素子１９との配線距離を大
幅に短くすることができ、インダクタンスや抵抗を小さ
くすることができ、スイッチングノイズを有効に低減す
ることができる。According to the flip-chip ceramic substrate 30 according to the embodiment (2), the built-in capacitor 31 is formed near the flip-chip terminal pad 35, and the electrode layers 31a and 31b constituting the built-in capacitor 31 are formed in the via holes 33a. , 34a via the flip-chip terminal pad 35, compared with the conventional case,
The wiring distance between the built-in capacitor 31 and the semiconductor element 19 can be greatly reduced, the inductance and the resistance can be reduced, and the switching noise can be effectively reduced.
【００３２】[0032]
【実施例】以下、本発明に係るフリップチップセラミッ
ク基板の実施例（図２に示したタイプ）を説明する。ま
た、比較例として、従来より使用されているフリップチ
ップセラミック基板６０（図４）を製造し、実施例及び
比較例に係るフリップチップセラミック基板３０、６０
の内蔵コンデンサ３１、６１の静電容量及び半導体素子
１９と内蔵コンデンサ３１、６１との間のインダクタン
スを測定し、両者の特性を比較した。以下にその製造条
件、評価方法、及び評価結果を記載する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment (type shown in FIG. 2) of a flip chip ceramic substrate according to the present invention will be described below. As a comparative example, a conventionally used flip chip ceramic substrate 60 (FIG. 4) was manufactured, and the flip chip ceramic substrates 30 and 60 according to the example and the comparative example were manufactured.
Of the built-in capacitors 31 and 61 and the inductance between the semiconductor element 19 and the built-in capacitors 31 and 61 were measured, and the characteristics of both were compared. The manufacturing conditions, evaluation method, and evaluation results are described below.
【００３３】（１） フリップチップセラミック基板３
０（図２）、６０（図４） 絶縁体層部分の構成材料：ガラスセラミック Ａｌ2 Ｏ3 ：４７．１０ｗｔ％、ＳｉＯ2 ：３３．２６
ｗｔ％、ＴｉＯ2 ：０．０８ｗｔ％、Ｆｅ2 Ｏ3 ：０．
０６ｗｔ％、ＣａＯ：１４．３４ｗｔ％、ＭｇＯ：０．
１４ｗｔ％、Ｋ2 Ｏ：０．０６ｗｔ％、Ｎａ2 Ｏ：０．
０９ｗｔ％、Ｂ2 Ｏ3 ：４．６６ｗｔ％ 寸法：７６ｍｍ×７６ｍｍ×５ｍｍ ビアホール３２ａ、・・・ 、６２ａ、・・・ の導体：Ａｇ フリップチップ用端子パッド３５、半田ボール用端子パ
ッド３８の導体：Ａｇ−Ｐｄ合金 電源用ベタパターン３３、６３、接地用ベタパターン３
４、６４、及び信号 用配線層３２、６２の導体：Ａ
ｇ 製造時の焼成温度：８９０℃ （２） 内蔵コンデンサ３１、６１ 誘電体の材質：鉛ペルブスカイト化合物 電極の材質：Ａｇ 比誘電率εr ：３０００ 厚さ：５０μｍ ビアホール３２ａ、３２ｂ、・・・ 、６２ａ、６２ｂ、・・・ の直径：８４μ ｍ ビアホール３２ａ、・・・ 、６２ａ、・・・ 同士の間隔：２５０μｍ ビアホール３２ｂ、・・・ 、６２ｂ、・・・ 同士の間隔：１．２ｍｍ 実施例の場合の内蔵コンデンサ３１を含む層の寸法 フリップチップ用端子パッド３５下方領域の内蔵コンデンサ３１が形成 さ れていない部分の面積：４３００ｍｍ2 （３） 静電容量（Ｃ）の測定 インピーダンスアナライザを用い、周波数１ｋＨｚ、測
定電圧１Ｖ、測定温度２０℃で行った。(1) Flip chip ceramic substrate 3
0 (FIG. 2), 60 (FIG. 4) Constituent material of insulator layer portion: glass ceramic Al 2 O 3 : 47.10 wt%, SiO 2 : 33.26
wt%, TiO 2: 0.08wt% , Fe 2 O 3: 0.
06 wt%, CaO: 14.34 wt%, MgO: 0.
14wt%, K 2 O: 0.06wt %, Na 2 O: 0.
09 wt%, B 2 O 3 : 4.66 wt% Dimensions: 76 mm × 76 mm × 5 mm Via holes 32 a,..., 62 a,... Conductors: Ag Flip chip terminal pads 35, solder ball terminal pads 38 : Ag-Pd alloy Solid pattern for power supply 33, 63, solid pattern for ground 3
4, 64, and conductors of the signal wiring layers 32, 62: A
g preparation when baking temperature: 890 ° C. (2) internal capacitor 31, 61 dielectric material: Material of lead Perubusukaito compound electrode: Ag relative permittivity epsilon r: 3000 thickness: 50 [mu] m holes 32a, 32b, ···, Diameter of 62a, 62b, ...: 84 µm Distance between via holes 32a, ..., 62a, ...: 250 µm Distance between via holes 32b, ..., 62b, ...: 1.2 mm Of the layer including the built-in capacitor 31 in the case of (1) Area of the area below the flip-chip terminal pad 35 where the built-in capacitor 31 is not formed: 4300 mm 2 (3) Measurement of capacitance (C) Using an impedance analyzer The measurement was performed at a frequency of 1 kHz, a measurement voltage of 1 V, and a measurement temperature of 20 ° C.
【００３４】（４） 内蔵コンデンサ３１、６１と半導
体素子１９との配線のインダクタンスの計算 ビアホール ビアホールの形状を円柱とし、下記の数１式に基づいて
計算した。(4) Calculation of Inductance of Wiring Between Built-in Capacitors 31 and 61 and Semiconductor Element 19 Via Hole The shape of the via hole was a cylinder, and was calculated based on the following equation (1).
【００３５】(i) インダクタンス（Ｌ）の計算式(I) Formula for calculating inductance (L)
【００３６】[0036]
【数１】 (Equation 1)
【００３７】ただし、上記数１式において、μは透磁
率、ａは導体半径、ｈは導体の長さを示している。In the above equation 1, μ represents the magnetic permeability, a represents the radius of the conductor, and h represents the length of the conductor.
【００３８】 比較例の場合の電源用ベタパターン６
３、及び接地用ベタパターン６４ インダクタンス（Ｌ）は電磁場理論と境界要素法に基づ
く３次元シミュレー ションにより、周波数４００Ｍ
Ｈｚで導出した。The power supply solid pattern 6 in the case of the comparative example
3, and the solid pattern for grounding 64 The inductance (L) is 400 MHz at the frequency of 3D simulation based on the electromagnetic field theory and the boundary element method.
Derived in Hz.
【００３９】（５） 静電容量の測定結果、及びインダ
クタンスの計算結果 静電容量（Ｃ）の測定結果、及びインダクタンス（Ｌ）
の計算結果を下記の表１に示す。(5) Measurement result of capacitance and calculation result of inductance Measurement result of capacitance (C) and inductance (L)
Is shown in Table 1 below.
【００４０】[0040]
【表１】 [Table 1]
【００４１】上記表１に示した結果より明らかなよう
に、実施例の場合は比較例の場合と比べて、静電容量が
少し減少したが、インダクタンス（Ｌ）が１／２に低減
しており、スイッチングノイズ等を有効に低減すること
ができる。As is clear from the results shown in Table 1, the capacitance of the embodiment is slightly reduced as compared with the case of the comparative example, but the inductance (L) is reduced to １ ／. As a result, switching noise and the like can be effectively reduced.
【図１】本発明の実施の形態（１）に係るフリップチッ
プセラミック基板を模式的に示した断面図である。FIG. 1 is a cross-sectional view schematically showing a flip-chip ceramic substrate according to a first embodiment of the present invention.
【図２】実施の形態（２）に係るフリップチップセラミ
ック基板を模式的に示した断面図である。FIG. 2 is a cross-sectional view schematically showing a flip-chip ceramic substrate according to an embodiment (2).
【図３】従来のフリップチップセラミック基板を模式的
に示した断面図である。FIG. 3 is a cross-sectional view schematically showing a conventional flip chip ceramic substrate.
【図４】従来の別のフリップチップセラミック基板を模
式的に示した断面図である。FIG. 4 is a cross-sectional view schematically showing another conventional flip-chip ceramic substrate.
１０、３０ フリップチップセラミック基板 １１、３１ 内蔵コンデンサ １１ａ、１１ｂ、３１ａ、３１ｂ 電極層 １１ｃ、３１ｃ 誘電体層 １２、３２ 信号用配線層 １５、３５ フリップチップ用端子パッド １９ 半導体素子 ２０、４０ 半導体素子搭載面 ２２、４２ 絶縁体層 10, 30 Flip chip ceramic substrate 11, 31 Built-in capacitor 11a, 11b, 31a, 31b Electrode layer 11c, 31c Dielectric layer 12, 32 Signal wiring layer 15, 35 Flip chip terminal pad 19 Semiconductor element 20, 40 Semiconductor element Mounting surface 22, 42 Insulator layer
Claims (4)
子パッドが形成されたフリップチップセラミック基板に
おいて、前記半導体素子搭載面の前記フリップチップ用
端子パッドの下方領域を除いた部分であって、信号用配
線層よりも前記半導体素子搭載面に近い側に内蔵コンデ
ンサが形成されていることを特徴とするフリップチップ
セラミック基板。In a flip chip ceramic substrate having flip chip terminal pads formed on a semiconductor element mounting surface, a portion of the semiconductor element mounting surface excluding a region below the flip chip terminal pads, and for signal use. A flip chip ceramic substrate, wherein a built-in capacitor is formed on a side closer to the semiconductor element mounting surface than a wiring layer.
極層が前記フリップチップ用端子パッドの下方領域まで
延設され、延設された電極層の部分で電源と接続されて
いることを特徴とする請求項１記載のフリップチップセ
ラミック基板。2. The semiconductor device according to claim 1, wherein upper and lower electrode layers constituting the built-in capacitor extend to a region below the flip-chip terminal pad, and are connected to a power supply at the extended electrode layer. The flip chip ceramic substrate according to claim 1.
部分が印刷法を用いて形成されたものであり、前記延設
された電極層により挟まれた絶縁体層部分がテープ成形
法を用いて形成されたものであることを特徴とする請求
項１又は請求項２記載のフリップチップセラミック基
板。3. The dielectric layer portion constituting the built-in capacitor is formed by using a printing method, and the insulating layer portion sandwiched by the extended electrode layers is formed by using a tape forming method. The flip-chip ceramic substrate according to claim 1, wherein the substrate is formed.
搭載するためのフリップチップ用端子パッドが形成され
ていることを特徴とする請求項１〜３のいずれかの項に
記載のフリップチップセラミック基板。4. The flip chip ceramic according to claim 1, wherein a flip chip terminal pad for mounting a plurality of semiconductor elements is formed on the semiconductor element mounting surface. substrate.
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|---|---|---|---|
| JP01299897A JP3718940B2 (en) | 1997-01-27 | 1997-01-27 | Flip chip ceramic substrate |
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