JP3718940B2 - Flip chip ceramic substrate - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明はフリップチップセラミック基板に関し、より詳細にはフリップチップボンディングにより半導体素子を搭載するためのフリップチップセラミック基板に関する。
【0002】
【従来の技術】
半導体素子を保護すると同時に、マザーボード上に形成された配線との容易な接続を図るために、前記半導体素子は種々のパッケージに実装される。該パッケージの中でも、セラミックパッケージは熱伝導性、耐湿性、耐熱性等に優れるために信頼性が高く、多くの分野で使用されている。
【0003】
近年、半導体素子の高集積化に伴い、電子機器の高性能化や小型化が急速に進展しており、前記半導体素子を前記パッケージに実装する方法も、従来のワイヤボンディングによる実装方法から、マルチチップ化や高密度実装に適したフリップチップボンディングによる実装方法等に変わってきている。また、電子機器の信号処理速度等の高速化に伴い、スイッチングの際のノイズが問題となってきており、このスイッチングノイズを吸収するためのコンデンサが内蔵されたセラミック基板が使用されている。
【0004】
図3は半導体素子が実装されたこの種のフリップチップセラミック基板を模式的に示した断面図である。
【0005】
このフリップチップセラミック基板50は主にガラスセラミックにより構成されており、その内部には、上から順に信号用配線層52、電源用ベタパターン53、及び接地用ベタパターン54が形成されており、さらにこの接地用ベタパターン54の下に、上下面に電極層51a、51bを有するノイズ吸収用の内蔵コンデンサ51が形成されている。また、図中上面の半導体素子搭載面20にはフリップチップ用端子パッド15が、図中下面のマザーボード接続面21には半田ボール用端子パッド16がそれぞれ形成されている。
【0006】
そして、信号用配線層52、電源用ベタパターン53、及び接地用ベタパターン54とフリップチップ用端子パッド15とをそれぞれ接続するため、ビアホール52a、53a、54aが形成されており、また、信号用配線層52、電源用ベタパターン53、及び接地用ベタパターン54と半田ボール用端子パッド16とをそれぞれ接続するため、ビアホール52b、53b、54bが形成されている。また、ビアホール52b、53b、54bは、内蔵コンデンサ51が形成されている層を通過して半田ボール用端子パッド16と接続されており、電源用ベタパターン53に接続されたビアホール53aは電極層51aに、接地用ベタパターン54に接続されたビアホール54aは電極層51bにそれぞれ接続されている。しかし、これら接続部分を除いて内蔵コンデンサ51の電極層51a、51bとビアホール52b、53b、54bとが接触しないように、交叉部分において所定の間隔がとられている。
【0007】
また、半導体素子搭載面20に形成されたフリップチップ用端子パッド15は半田ボール17を介して半導体素子19に形成された端子パッド(図示せず)と接続されており、マザーボード接続面21に形成された半田ボール用端子パッド16にはマザーボード(図示せず)との接続を図るための半田ボール18が固着されている。
【0008】
フリップチップセラミック基板50に実装された半導体素子19は、その後樹脂等により被覆され、保護される。また、この半導体素子19が実装されたフリップチップセラミック基板50をマザーボード(図示せず)に接続する際には、フリップチップセラミック基板50の下面に固着された半田ボール(電極)18をリフローさせる。
【0009】
図4は、半導体素子19が2個搭載された従来のフリップチップセラミック基板を模式的に示した断面図である。このフリップチップセラミック基板60には、2つの半導体素子19同士を接続するため、又は半導体素子19と半田ボール用端子パッド36(半田ボール38)とを接続するために、フリップチップ用端子パッド35(半田ボール37)、ビアホール62a、63a、64a、及びビアホール62b、63b、64bが形成されている。その他の部分は、図3に示したフリップチップセラミック基板50とほぼ同様に構成されている。
【0010】
すなわち、フリップチップセラミック基板60の内部に、上から順に信号用配線層62、電源用ベタパターン63、及び接地用ベタパターン64が形成されており、さらにこの接地用ベタパターン64の下に、内蔵コンデンサ61(電極層61a、61b、誘電体層61c)が形成されている。また、信号用配線層62、電源用ベタパターン63、及び接地用ベタパターン64に、ビアホール62a、63a、64a及びビアホール62b、63b、64bが接続されており、ビアホール62b、63b、64bと内蔵コンデンサ61との接続形態は、図3に示したフリップチップセラミック基板50とほぼ同様である。
【0011】
【発明が解決しようとする課題】
上記した従来のフリップチップセラミック基板50、60(図3及び図4)は、以下のように製造される。これらフリップチップセラミック基板50、60の製造方法は、ほぼ同様であるので、フリップチップセラミック基板50(図3)を例にとって説明する。
【0012】
まず、グリーンシートを作製し、このグリーンシートにビアホール52a、53a、54a、52b、53b、54b用の貫通孔の形成と導体ペーストの充填等を行った後、前記グリーンシート上に信号用配線層52等の内部導体層やフリップチップ用端子パッド15等の表面導体層を形成するための導体ペースト層を印刷法により形成する。また、内蔵コンデンサ51を形成するため、グリーンシート上に電極層51a、51b用の導体ペースト層及び誘電体層51c用の誘電体粉末を含むペースト層を印刷法により形成する。内蔵コンデンサ51を形成するために印刷法を用いるのは、誘電体粉末を含むテープ(グリーンシート)を焼成することにより比誘電率の大きい誘電体層51cを形成するのが難しいためである。次に、これらの処理が終了したグリーンシートを積層し、焼成することによりフリップチップセラミック基板50を製造する。
【0013】
上記した製造方法では、内蔵コンデンサ51内にビアホールを狭い間隔で形成するのは難しい。そこで、図3に示したように、ビアホール52a、・・・ が狭い間隔で形成されているフリップチップ用端子パッド15直下の領域を避け、信号用配線層52、電源用ベタパターン53、及び接地用ベタパターン54より下の部分に内蔵コンデンサ51を形成し、信号用配線層52、電源用ベタパターン53、及び接地用ベタパターン54と接続するビアホール52b、53b、54bの間隔を広げ、内蔵コンデンサ51が形成された部分を通過させている。
【0014】
しかし、最近、信号処理速度の益々の高速化に伴い、セラミック基板内部の配線のインダクタンスや抵抗が問題となってきており、フリップチップセラミック基板50、60の場合にも、半導体素子19と内蔵コンデンサ51、61との間の配線距離が長いため、インダクタンスや抵抗が大きくなり、内蔵コンデンサ51、61によるスイッチングノイズの吸収効果が上がらないという課題があった。
【0015】
本発明は上記課題に鑑みなされたものであり、フリップチップセラミック基板の内部に形成された内蔵コンデンサと半導体素子との配線距離を短くすることにより、インダクタンスや抵抗を小さくし、スイッチングノイズ等を有効に低減することができるフリップチップセラミック基板を提供することを目的としている。
【0016】
【課題を解決するための手段及びその効果】
上記目的を達成するために本発明に係るフリップチップセラミック基板(1)は、半導体素子搭載面にフリップチップ用端子パッドが形成されたフリップチップセラミック基板において、前記半導体素子搭載面の前記フリップチップ用端子パッドの下方領域を除いた部分であって、信号用配線層よりも前記半導体素子搭載面に近い側に内蔵コンデンサが形成されていることを特徴としている。
【0017】
また本発明に係るフリップチップセラミック基板(2)は、上記フリップチップセラミック基板(1)において、前記内蔵コンデンサを構成する上下の電極層が前記フリップチップ用端子パッドの下方領域まで延設され、延設された電極層の部分で電源と接続されていることを特徴としている。
【0018】
上記フリップチップセラミック基板(1)又は(2)によれば、前記内蔵コンデンサが前記フリップチップ用端子パッドの近くに形成され、前記内蔵コンデンサを構成する電極と前記フリップチップ用端子パッドとが直接ビアホールで接続されている。従って、前記内蔵コンデンサが内部導体層よりも下方位置に形成され、前記内蔵フリップチップ用端子パッドと水平方向位置が大きく異なる2つのビアホールを介して前記内蔵コンデンサと前記フリップチップ用端子パッドとが接続された従来のフリップチップセラミック基板と比較して、前記内蔵コンデンサと半導体素子との配線距離を大幅に短くすることができ、インダクタンスや抵抗を小さくすることができ、スイッチングノイズを有効に低減することができる。
【0019】
また本発明に係るフリップチップセラミック基板(3)は、上記フリップチップセラミック基板(1)又は(2)において、前記内蔵コンデンサを構成する誘電体層部分が印刷法を用いて形成されたものであり、前記延設された電極層により挟まれた絶縁体層部分がテープ成形法を用いて形成されたものであることを特徴としている。
【0020】
上記フリップチップセラミック基板(3)によれば、前記フリップチップ用端子パッドより垂下したビアホールは、前記テープ成形法により形成された絶縁層部分を通過しており、前記印刷法により形成された誘電体層部分を通過していない。そのため、前記ビアホールが狭い間隔であっても、前記絶縁層部分に前記ビアホールを形成することができ、従来の場合と比べて、内蔵コンデンサと半導体素子との配線距離を大幅に短くすることができる。
【0021】
また本発明に係るフリップチップセラミック基板(4)は、上記フリップチップセラミック基板(1)〜(3)において、半導体素子搭載面に複数の半導体素子を搭載するためのフリップチップ用端子パッドが形成されていることを特徴としている。
【0022】
上記フリップチップセラミック基板(4)によれば、上記構成のフリップチップセラミック基板(1)〜(3)をマルチチップモジュール(MCM)に適応するため、内部配線の長いMCMでより有効にスイッチングノイズを低減することができる。
【0023】
【発明の実施の形態】
以下、本発明に係るフリップチップセラミック基板の実施の形態を図面に基づいて説明する。
【0024】
図1は、実施の形態(1)に係るフリップチップセラミック基板(半導体素子を搭載)を模式的に示した断面図である。
【0025】
このフリップチップセラミック基板10では、内蔵コンデンサ11の形成位置が信号用配線層12より半導体素子搭載面20に近い側にあり、その下に順次信号用配線層12、電源用ベタパターン13、及び接地用ベタパターン14が形成されている。また、半導体素子搭載面20にフリップチップ用端子パッド15が、マザーボード接続面21に半田ボール用端子パッド16がそれぞれ形成されており、フリップチップ用端子パッド15の下方領域にはビアホール12a、13a、14aが形成されている。
【0026】
このビアホール12a、13a、14aが形成されているフリップチップ用端子パッド15の下方領域には内蔵コンデンサ11は形成されておらず、前記下方領域の周囲にのみ内蔵コンデンサ11が形成されている。そして、内蔵コンデンサ11により囲まれたこの下方領域は、フリップチップセラミック基板10を主に構成する材料と同じ絶縁材料により構成されており、内蔵コンデンサ11を構成する電極層11a、11bがそのまま水平方向に延設されてきている。従って、内蔵コンデンサ11により囲まれた前記下方領域は、絶縁体層22が電極層11a、11bにより挟まれた形態となっており、延設された電極層11aにビアホール13aが、延設された電極層11bにビアホール14aがそれぞれ接続されている。他方、これら接続部分を除いてビアホール12a、13a、14aと電極層11a、11bとは接触しないように交叉部分で電極層11a、11bに孔が開けられ、所定の間隔がとられている。
【0027】
なお、上記した部分以外、すなわち、ビアホール12a、13a、14a及びビアホール12b、13b、14bの接続状態、半導体素子19の接続状態等は、図3に示した従来のフリップチップセラミック基板50と同様であるので、ここではその詳しい説明を省略する。
【0028】
このフリップチップセラミック基板10を製造する方法は、従来のフリップチップセラミック基板50を製造する方法とは、内蔵コンデンサ11を含む層の形成方法において異なる。すなわち、グリーンシート上に内蔵コンデンサ11を構成する電極層11b用の導体ペースト層を印刷法により形成した後、中央部を除いた周囲の部分には誘電体層11c用の誘電体粉末を含むペースト層を印刷法により形成する。また、凹部となった中央部の絶縁体層22を形成する部分には、前記グリーンシートと同様にテープ成形法を用いて形成されたグリーンシートの小片を積層し、これらの上に電極層11a用の導体ペースト層を印刷法により形成する。そして、これらの処理が施されたグリーンシートを積層して、グリーンシート積層体を形成し、焼成することによりフリップチップセラミック基板10を製造する。
【0029】
上記方法により製造された実施の形態(1)に係るフリップチップセラミック基板10によれば、内蔵コンデンサ11がフリップチップ用端子パッド15の近くに形成され、内蔵コンデンサ11を構成する電極層11a、11bがビアホール13a、14aを介してフリップチップ用端子パッド15と接続されている。従って、内蔵コンデンサ51がビアホール52b、53b、54b、内部導体層(信号用配線層52、電源用ベタパターン53、及び接地用ベタパターン54)及びビアホール52a、53a、54aを介してフリップチップ用端子パッド15と接続された従来のフリップチップセラミック基板50(図3)と比較して、内蔵コンデンサ11と半導体素子19との配線距離を大幅に短くすることができ、インダクタンスや抵抗を小さくすることができ、スイッチングノイズを有効に低減することができる。
【0030】
図2は、実施の形態(2)に係るフリップチップセラミック基板を模式的に示した断面図である。このフリップチップセラミック基板30には、半導体素子19が2個搭載されており、これら半導体素子19同士又は半導体素子19と半田ボール用端子パッド36(半田ボール38)とを接続するために、フリップチップ用端子パッド35(半田ボール37)、ビアホール32a、33a、34a、及びビアホール32b、33b、34bが形成されている他は、ほぼ図1に示したフリップチップセラミック基板10と同様に構成されている。すなわち、内蔵コンデンサ31(電極層31a、31b、誘電体層31c)が信号用配線層32より半導体素子搭載面40に近い側に形成されており、その下に順次信号用配線層32、電源用ベタパターン33、及び接地用ベタパターン34が形成されている。また、ビアホール32a、33a、34aが形成されたフリップチップ用端子パッド35の下方領域には、内蔵コンデンサ31が形成されておらず、前記下方領域の周囲にのみ内蔵コンデンサ31が形成されており、内蔵コンデンサ31により囲まれた下方領域には電極層31a、31bが延設され、絶縁体層42が電極層31a、31bにより挟まれた形態となっている。そして、延設された電極層31aにビアホール33aが、延設された電極層31bにビアホール34aがそれぞれ接続されている。
【0031】
実施の形態(2)に係るフリップチップセラミック基板30によれば、内蔵コンデンサ31がフリップチップ用端子パッド35の近くに形成され、内蔵コンデンサ31を構成する電極層31a、31bがビアホール33a、34aを介してフリップチップ用端子パッド35と接続されているので、従来の場合と比較して、内蔵コンデンサ31と半導体素子19との配線距離を大幅に短くすることができ、インダクタンスや抵抗を小さくすることができ、スイッチングノイズを有効に低減することができる。
【0032】
【実施例】
以下、本発明に係るフリップチップセラミック基板の実施例(図2に示したタイプ)を説明する。また、比較例として、従来より使用されているフリップチップセラミック基板60(図4)を製造し、実施例及び比較例に係るフリップチップセラミック基板30、60の内蔵コンデンサ31、61の静電容量及び半導体素子19と内蔵コンデンサ31、61との間のインダクタンスを測定し、両者の特性を比較した。以下にその製造条件、評価方法、及び評価結果を記載する。
【0033】
(1) フリップチップセラミック基板30(図2)、60(図4)
絶縁体層部分の構成材料:ガラスセラミック
Al2 O3 :47.10wt%、SiO2 :33.26wt%、
TiO2 :0.08wt%、Fe2 O3 :0.06wt%、
CaO:14.34wt%、MgO:0.14wt%、
K2 O:0.06wt%、Na2 O:0.09wt%、
B2 O3 :4.66wt%
寸法:76mm×76mm×5mm
ビアホール32a、・・・ 、62a、・・・ の導体:Ag
フリップチップ用端子パッド35、半田ボール用端子パッド38の導体:Ag−Pd合金
電源用ベタパターン33、63、接地用ベタパターン34、64、及び信号 用配線層32、62の導体:Ag
製造時の焼成温度:890℃
(2) 内蔵コンデンサ31、61
誘電体の材質:鉛ペルブスカイト化合物
電極の材質:Ag
比誘電率εr :3000
厚さ:50μm
ビアホール32a、32b、・・・ 、62a、62b、・・・ の直径:84μm ビアホール32a、・・・ 、62a、・・・ 同士の間隔:250μm
ビアホール32b、・・・ 、62b、・・・ 同士の間隔:1.2mm
▲1▼ 実施例の場合の内蔵コンデンサ31を含む層の寸法
フリップチップ用端子パッド35下方領域の内蔵コンデンサ31が形成さ れていない部分の面積:4300mm2
(3) 静電容量(C)の測定
インピーダンスアナライザを用い、周波数1kHz、測定電圧1V、測定温度20℃で行った。
【0034】
(4) 内蔵コンデンサ31、61と半導体素子19との配線のインダクタンスの計算
▲1▼ ビアホール
ビアホールの形状を円柱とし、下記の数1式に基づいて計算した。
【0035】
(i) インダクタンス(L)の計算式
【0036】
【数1】
【0037】
ただし、上記数1式において、μは透磁率、aは導体半径、hは導体の長さを示している。
【0038】
▲2▼ 比較例の場合の電源用ベタパターン63、及び接地用ベタパターン64インダクタンス(L)は電磁場理論と境界要素法に基づく3次元シミュレー ションにより、周波数400MHzで導出した。
【0039】
(5) 静電容量の測定結果、及びインダクタンスの計算結果
静電容量(C)の測定結果、及びインダクタンス(L)の計算結果を下記の表1に示す。
【0040】
【表1】
【0041】
上記表1に示した結果より明らかなように、実施例の場合は比較例の場合と比べて、静電容量が少し減少したが、インダクタンス(L)が1/2に低減しており、スイッチングノイズ等を有効に低減することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態(1)に係るフリップチップセラミック基板を模式的に示した断面図である。
【図2】実施の形態(2)に係るフリップチップセラミック基板を模式的に示した断面図である。
【図3】従来のフリップチップセラミック基板を模式的に示した断面図である。
【図4】従来の別のフリップチップセラミック基板を模式的に示した断面図である。
【符号の説明】
10、30 フリップチップセラミック基板
11、31 内蔵コンデンサ
11a、11b、31a、31b 電極層
11c、31c 誘電体層
12、32 信号用配線層
15、35 フリップチップ用端子パッド
19 半導体素子
20、40 半導体素子搭載面
22、42 絶縁体層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a flip chip ceramic substrate, and more particularly to a flip chip ceramic substrate for mounting a semiconductor element by flip chip bonding.
[0002]
[Prior art]
In order to protect the semiconductor element and at the same time easily connect with the wiring formed on the mother board, the semiconductor element is mounted in various packages. Among the packages, the ceramic package is excellent in thermal conductivity, moisture resistance, heat resistance and the like, and thus has high reliability and is used in many fields.
[0003]
In recent years, along with the high integration of semiconductor elements, the performance and miniaturization of electronic devices are rapidly progressing, and the method of mounting the semiconductor element on the package is different from the conventional mounting method by wire bonding. It has been changed to a mounting method by flip chip bonding suitable for chip formation and high-density mounting. Further, with the increase in the signal processing speed of electronic devices, noise during switching has become a problem, and a ceramic substrate with a built-in capacitor for absorbing this switching noise is used.
[0004]
FIG. 3 is a cross-sectional view schematically showing this type of flip-chip ceramic substrate on which a semiconductor element is mounted.
[0005]
The flip chip
[0006]
Via
[0007]
Further, the flip
[0008]
The
[0009]
FIG. 4 is a cross-sectional view schematically showing a conventional flip chip ceramic substrate on which two
[0010]
That is, a
[0011]
[Problems to be solved by the invention]
The conventional flip-chip
[0012]
First, a green sheet is prepared, and through holes for
[0013]
In the manufacturing method described above, it is difficult to form via holes in the built-in
[0014]
However, with the recent increase in signal processing speed, the inductance and resistance of wiring inside the ceramic substrate has become a problem. Even in the case of the flip chip
[0015]
The present invention has been made in view of the above problems, and by reducing the wiring distance between the built-in capacitor formed inside the flip chip ceramic substrate and the semiconductor element, inductance and resistance are reduced, and switching noise and the like are effective. It is an object of the present invention to provide a flip chip ceramic substrate that can be reduced to a low level.
[0016]
[Means for solving the problems and effects thereof]
In order to achieve the above object, a flip-chip ceramic substrate (1) according to the present invention is a flip-chip ceramic substrate in which flip-chip terminal pads are formed on a semiconductor element mounting surface, and the flip-chip ceramic substrate on the semiconductor element mounting surface. An internal capacitor is formed in a portion excluding the lower region of the terminal pad and closer to the semiconductor element mounting surface than the signal wiring layer.
[0017]
In the flip chip ceramic substrate (2) according to the present invention, in the flip chip ceramic substrate (1), upper and lower electrode layers constituting the built-in capacitor are extended to a region below the flip chip terminal pad. It is characterized in that it is connected to a power source at the portion of the electrode layer provided.
[0018]
According to the flip-chip ceramic substrate (1) or (2), the built-in capacitor is formed near the flip-chip terminal pad, and the electrode constituting the built-in capacitor and the flip-chip terminal pad are directly connected to the via hole. Connected with. Therefore, the built-in capacitor is formed at a position lower than the internal conductor layer, and the built-in capacitor and the flip-chip terminal pad are connected via two via holes that are greatly different from the built-in flip-chip terminal pad in the horizontal direction. Compared with the conventional flip chip ceramic substrate, the wiring distance between the built-in capacitor and the semiconductor element can be greatly shortened, the inductance and resistance can be reduced, and the switching noise can be effectively reduced. Can do.
[0019]
The flip chip ceramic substrate (3) according to the present invention is the flip chip ceramic substrate (1) or (2), wherein the dielectric layer portion constituting the built-in capacitor is formed by a printing method. The insulator layer portion sandwiched between the extended electrode layers is formed using a tape molding method.
[0020]
According to the flip chip ceramic substrate (3), the via hole suspended from the flip chip terminal pad passes through the insulating layer formed by the tape forming method, and the dielectric formed by the printing method. It does not pass through the layer part. Therefore, even if the via holes are narrow, the via holes can be formed in the insulating layer portion, and the wiring distance between the built-in capacitor and the semiconductor element can be significantly shortened compared to the conventional case. .
[0021]
In the flip chip ceramic substrate (4) according to the present invention, a flip chip terminal pad for mounting a plurality of semiconductor elements is formed on the semiconductor element mounting surface in the flip chip ceramic substrates (1) to (3). It is characterized by having.
[0022]
According to the flip chip ceramic substrate (4), since the flip chip ceramic substrates (1) to (3) having the above-described configuration are adapted to the multichip module (MCM), switching noise is more effectively generated by the MCM having a long internal wiring. Can be reduced.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a flip chip ceramic substrate according to the present invention will be described below with reference to the drawings.
[0024]
FIG. 1 is a cross-sectional view schematically showing a flip chip ceramic substrate (mounted with a semiconductor element) according to Embodiment (1).
[0025]
In the flip-
[0026]
The
[0027]
Other than the above-described portions, that is, the connection state of the via
[0028]
The method of manufacturing the flip chip
[0029]
According to the flip-
[0030]
FIG. 2 is a cross-sectional view schematically showing a flip chip ceramic substrate according to the embodiment (2). Two
[0031]
According to the flip-
[0032]
【Example】
Hereinafter, examples of the flip chip ceramic substrate according to the present invention (the type shown in FIG. 2) will be described. Further, as a comparative example, a conventionally used flip chip ceramic substrate 60 (FIG. 4) is manufactured, and the capacitances of the built-in
[0033]
(1) Flip chip ceramic substrate 30 (FIG. 2), 60 (FIG. 4)
Constituent material of the insulator layer portion: glass ceramic Al 2 O 3 : 47.10 wt%, SiO 2 : 33.26 wt%
TiO 2 : 0.08 wt%, Fe 2 O 3 : 0.06 wt%,
CaO: 14.34 wt%, MgO: 0.14 wt%,
K 2 O: 0.06 wt%, Na 2 O: 0.09 wt%,
B 2 O 3 : 4.66 wt%
Dimensions: 76mm x 76mm x 5mm
Conductor of via
Conductor of flip
Firing temperature during production: 890 ° C
(2) Built-in
Dielectric material: Lead perovskite compound electrode material: Ag
Relative permittivity ε r : 3000
Thickness: 50μm
Diameter of via
Via
(1) Dimensions of the layer including the built-in
(3) A capacitance (C) measurement impedance analyzer was used, and the measurement was performed at a frequency of 1 kHz, a measurement voltage of 1 V, and a measurement temperature of 20 ° C.
[0034]
(4) Calculation of inductance of wiring between built-in
[0035]
(i) Formula for calculating inductance (L)
[Expression 1]
[0037]
However, in the above equation 1, μ represents the magnetic permeability, a represents the conductor radius, and h represents the length of the conductor.
[0038]
(2) The
[0039]
(5) Measurement result of capacitance and calculation result of inductance The measurement result of capacitance (C) and the calculation result of inductance (L) are shown in Table 1 below.
[0040]
[Table 1]
[0041]
As is clear from the results shown in Table 1 above, in the case of the example, the capacitance was slightly reduced compared to the case of the comparative example, but the inductance (L) was reduced to ½, and switching was performed. Noise and the like can be effectively reduced.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view schematically showing a flip chip ceramic substrate according to an embodiment (1) of the present invention.
FIG. 2 is a cross-sectional view schematically showing a flip chip ceramic substrate according to an embodiment (2).
FIG. 3 is a cross-sectional view schematically showing a conventional flip chip ceramic substrate.
FIG. 4 is a cross-sectional view schematically showing another conventional flip chip ceramic substrate.
[Explanation of symbols]
10, 30 Flip chip
Claims (4)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01299897A JP3718940B2 (en) | 1997-01-27 | 1997-01-27 | Flip chip ceramic substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01299897A JP3718940B2 (en) | 1997-01-27 | 1997-01-27 | Flip chip ceramic substrate |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10209328A JPH10209328A (en) | 1998-08-07 |
JP3718940B2 true JP3718940B2 (en) | 2005-11-24 |
Family
ID=11820879
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01299897A Expired - Lifetime JP3718940B2 (en) | 1997-01-27 | 1997-01-27 | Flip chip ceramic substrate |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3718940B2 (en) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6617681B1 (en) * | 1999-06-28 | 2003-09-09 | Intel Corporation | Interposer and method of making same |
JP2001035960A (en) * | 1999-07-21 | 2001-02-09 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
JP2002368032A (en) * | 2001-06-04 | 2002-12-20 | Sony Corp | Method of manufacturing semiconductor device and semiconductor device |
US7224040B2 (en) | 2003-11-28 | 2007-05-29 | Gennum Corporation | Multi-level thin film capacitor on a ceramic substrate |
JP4502675B2 (en) * | 2004-03-22 | 2010-07-14 | 京セラ株式会社 | Multiple wiring board |
KR100970659B1 (en) * | 2008-03-21 | 2010-07-15 | 주식회사 탑 엔지니어링 | Multilayer substrate for high reliability |
WO2009119875A1 (en) * | 2008-03-24 | 2009-10-01 | 日本特殊陶業株式会社 | Component-incorporating wiring board |
US10314163B2 (en) * | 2017-05-17 | 2019-06-04 | Xilinx, Inc. | Low crosstalk vertical connection interface |
-
1997
- 1997-01-27 JP JP01299897A patent/JP3718940B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH10209328A (en) | 1998-08-07 |
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