JPH02112097A - 光電式煙感知器の間欠駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、間欠駆動式のアナログ回路に関するものであ
り、例えば光電式の煙感知器における発光側及び受光側
回路に特に適するものである。

［従来の技術］ 第１１図は光電式煙感知器の従来例（特公昭６０−１４
３９８号公報参照）を示すブロック図である０図中、１
．．１２は感知器回線であり、受信機に接続されている
。受信機は感知器回線１１．１２間に直流電源電圧を供
給しており、感知器回線４１２間が短絡されると、回線
電流の増大を検出して火災報知信号を発報する。１はダ
イオードブリッジであり、その交流入力端子は感知器回
線Ｒ，，１２に接続されており、直流出力端子は感知器
の内部回路に接続されている。このダイオードブリッジ
１は無くても良いが、施工時に作業員が感知器回線１．
．１．を逆極性に配線しても正常に動作可能とするため
に設けられている。２はスイッチング回路であり、サイ
リスタ素子やトランジスタによる自己保持回路よりなり
、カウント回路１２がらのトリガ信号によりターンオン
されて、感知器回線も、１２間を短絡させ、受信機に煙
怒知信号を送出するものである。３は定電圧回路であり
、ダイオードブリッジ１の直流出力端子に得られる直流
電圧を所定の定電圧に変換して内部回路に供給する。

４は発振回路であり、基準クロック信号を発生している
。５はタイミング制御回路であり、発振回路４からの基
準クロック信号を分周して、発光素子６の発光タイミン
グを制御するための発光制御信号を発生する。６はＬＥ
Ｄ（発光ダイオード）よりなる発光素子である。７はド
ライブ回路であり、タイミング制御回路５から出力され
る発光制御信号に従って発光素子６を間欠的に駆動する
。８は受光素子であり、発光素子６からのパルス光が煙
の粒子に当たって散乱することにより生じた微弱なパル
ス光を受光する。９は増幅器であり、受光素子８からの
微弱な電気信号を増幅する。１０は比較器であり、増幅
器９からの出力信号と基準電圧源１１からの基準信号と
を比較することにより、煙の有無を判定し、煙流入と判
定したときに出力信号を発生させる。１１は基準電圧源
であり、比較器１０に煙の有無を判定するための基準信
号を供給する。１２はカウント回路であり、比較器１０
からの出力信号が、少なくとも２回以上得られたときに
スイッチング回路２にトリガ信号を供給する。

［発明が解決しようとする課題］ 上述のように、光電式の煙感知器は、煙の侵入による微
弱な散乱光を受光素子８により検出するために、発光素
子６から高輝度の光を放射する必要がある。この発光素
子６を連続駆動すると、消費電力が増大するので、上述
のように、間欠駆動とすることが望ましいが、発光素子
６の発光量は温度変化に対して所定の負勾配で減少する
ように駆動電流を制御する必要があり、そのためドライ
ブ回路７はアナログ電位を扱うことになる。このような
アナログ電位を扱う回路では、間欠駆動の休止区間中に
おいても電源ラインから電流が流れることが一般的であ
り、このため、間欠駆動しても消費電流低減の効果が少
なかった。そこで、間欠駆動の休止区間中においては、
ドライブ回路７の電源電圧を落としてしまうことが考え
られるが、この場合、間欠駆動の駆動区間に入った後、
アナログ電位が安定するまでの時間が長くなり、結果的
に消費電流は却って増大するという問題があつた。

また、発光素子６を間欠駆動することに伴い、受光素子
８の受光出力電流を増幅する増幅器９や、増幅出力を比
較する比較器１０．基準電圧を発生する基準電圧源１１
なども間欠駆動する必要がある。これらの回路もアナロ
グ電位を扱うアナログ回路であり、間欠駆動の休止区間
中においても電源ラインから電流が流れることが一般的
であって、間欠駆動しても消費電流低減の効果は少ない
、また、間欠駆動の休止区間中に、これらのアナログ回
路の電源電圧を落としてしまうと、上述のように、間欠
駆動の駆動区間に入った後、アナログ電位が安定するま
での時間が長くなり、結果的に消費電流は却って増大す
ることになる。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、間欠駆動式のアナログ回路にお
いて、休止区間中の電源電流を遮断すると共に、駆動区
間に入った後に動作が安定するまでの時間を短縮し、両
者相俟って消費電流を低減化することにある。

［課題を解決するための手段］ 本発明に係る間欠駆動式のアナログ回路にあっては、上
記の課題を解決するために、第１図に示すように、第１
の電源ラインＶＣＣと第２の電源ラインＶＳＳ＋の電位
差により給電され、制御信号ＬＥＤＯＮが一方の論理値
（“Ｈｉｇｈ”レベル）であるときに、第１の電源ライ
ンＶＣＣと第２の電源ラインＶＳＳ＋の間の通電経路を
構成する能動素子（トランジスタＴ　ｒ　＠　、　Ｔ　
ｒ　ｔ　、　Ｔ　ｒ　ｍ　＊　Ｔ　ｒ　ＩＩ）が低イン
ピーダンス状態に遷移して回路中に所定のアナログ電位
（Ｖｚｏｚ　　ｎ　Ｘ　ＶＦＩを発生し、制御信号ＬＥ
ＤＯＮが他方の論理値（“Ｌｏｗ”レベル）であるとき
に、第１の電源ラインＶｃｃと第２の電源ラインＶＳ’
３１の間の通電経路を構成する全ての能動素子（トラン
ジスタＴ　ｒ　ａ　、　Ｔ　ｒ　ｔ　ｒ　Ｔ　ｒ　ａ　
＋　Ｔ　ｒ　＋　＋　）が高インピーダンス状態に遷移
するような回路構成を備えることを特徴とするものであ
る。

［作用］ 本発明にあっては、このように、アナログ電位を扱う回
路を外部からの制御信号ＬＥＤＯＮにより間欠駆動させ
ており、間欠駆動の休止期間においては電流が流れない
ように構成している。したがって、制御信号ＬＥＤＯＮ
が“Ｈｉｇｈ”レベルの区間における消費電流が大きく
ても、制御信号ＬＥＤＯＮが’Ｌｏｗ”レベルの区間が
十分に長ければ消費電流は大幅に低減される。また、間
欠駆動の休止期間中においても、電源ラインＶＣＣと電
源ラインＶＳｓ＋の間は所定の電位差に充電されており
、電源電圧自体を落としてしまうものではないので、制
御信号ＬＥＤＯＮが“Ｈｉｇｈ″レベルになれば、アナ
ログ電位が所定の有効状態に達するまでの時間が雉く、
したがって、制御信号ＬＥＤＯＮを“Ｈｉｇｈ”レベル
とする期間を短くすることができ、この点でも低消費電
流化を図れることになるものである。

なお、第１図では第２図に示すドライブ回路７のみを代
表例として示したが、第５図に示すドライブ回路７や、
第６図に示す増幅器及び比較器、第７図に示す基準電圧
回路１５についても同様のことが成り立つものである。

本発明の更に詳しい構成及び作用については、以下に述
べる実施例の説明において詳述する。

［実施例］ 第２図は本発明の一実施例の回路構成を示す図であり、
第１１図に示す従来例のブロック図において、スイッチ
ング回路２と定電圧回路３及びドライブ回路７の回路構
成を具体的に例示したものである。まず、スイッチング
回路２はＰＮＰトランジスタＴｒ、とＮＰＮトランジス
タＴｒ２を含み、これらが自己保持回路を構成するよう
に接続されている。ＰＮＰ）−ランジスタＴｒ＋のエミ
ッタは、ダイオードブリッジ１の正出力端子に接続され
、ＮＰＮ）ランジスタＴｒ２のエミッタはダイオードブ
リッジ１の負出力端子に接続されている。ＰＮＰトラン
ジスタＴｒ、のベースはＮＰＮ）ランジスタＴｒ２のコ
レクタに接続されて、ＰＮＰトランジスタＴｒ、のコレ
クタはＮＰＮ）ランジスタＴｒ２のベースに接続されて
いる。各トランジスタＴ　ｒ　、　。

Ｔｒ２のベース・エミッタ間には抵抗Ｒ，，Ｒ２が並列
接続されている。ＮＰＮ）ランジスタＴｒ２のベースは
トリガ端子となり、ダイオードＤ０を介してカウント回
路１２の出力に接続されている。

カウント回路１２の出力信号ＯＵＴが“ＨｉＢｈ”レベ
ルになると、ダイオードＤ０を介してＮＰＮトランジス
タＴｒ２にベース電流が流れ、ＮＰＮトランジスタＴｒ
２のコレクタ電流によりＰＮＰ）ランジスタＴｒ、にベ
ース電流が流れ、以後、ＰＮＰトランジスタＴｒｌのコ
レクタ電流によりＮＰＮ）ランジスタＴｒ２のベース電
流が供給されて、スイッチング回路は自己保持状態（ラ
ッチアップ状態）となり、ダイオードブリッジ１の直流
出力端子間を短絡するので、感知器回線１＋　、１２間
は短絡される。

これによって、感知器回線１ｘｌｘに流れる回線電流は
増大し、感知器回線も、１２の他端に接続された受信機
は、煙感知信号を検出する。その後、受信機側でリセッ
トスイッチを操作して、感知器回線１．．１．に流れる
回線電流を遮断するまで、スイッチング回路２は自己保
持状態を維持する。

次に、定電圧回路３の構成について説明する。

定電圧回路３は３個のＮＰＮ）ランジスタＴｒ３゜Ｔ　
ｒ　４１　Ｔ　「ｓを含む。トランジスタＴｒ＝のコレ
クタは、ダイオードブリッジ１の正出力端子に接続され
ている。トランジスタＴ「、のベースは、ツェナダイオ
ードＺＤ、とダイオードＤ１の直列回路よりなる第１の
定電圧素子と、ツェナダイオードＺＤ２とダイオードＤ
２の直列回路よりなる第２の定電圧素子を介して、ダイ
オードブリッジ１の負出力端子に接続されている。ダイ
オードＤ　＋　、　Ｄ　２はツェナダイオードＺＤ、、
ＺＤ２のツェナ電圧の温度係数を補償するために設けら
れている。第１及び第２の定電圧素子には、トランジス
タＴｒ、のコレクタ・ベース間に接続されたバイアス抵
抗Ｒ１を介してダイオードブリッジ１の正出力端子がら
電流が流れる。これによって、第１の定電圧素子の両端
には、ツェナダイオードＺＤ、のツェナ電圧ＶＺＤとダ
イオード貼の順方向降下電圧ｖＦを加え合わせた定電圧
（ＶＺＤ＋＋ＶＦ）が発生する。また、第２の定電圧素
子の両端には、ツェナダイオードＺＤ。

のツェナ電圧ＶＺＤ２とダイオードＤ２の順方向降下電
圧ＶＦを加え合わせた定電圧（Ｖ　Ｚｎ２　＋　Ｖ　Ｆ
）が発生する。したがって、トランジスタＴｒ３のベー
スには、第１及び第２の定電圧素子の両端電圧を加え合
わせた電圧（Ｖｚｏ＋　＋　ＶＺＤ２＋　２　Ｘ　ＶＦ
）が発生する。トランジスタＴｒ３のベース・エミッタ
間電圧をＶＢＥｊとすると、トランジスタＴｒ＝のエミ
ッタ電圧は、（ＶＺＤｌ＋ＶＺＤ２＋２ＸＶＦ　　Ｖｅ
ａｌ）で−定となる。この電圧は、低抵抗Ｒ４を介して
電源用コンデンサＣＩに充電され、電源ラインＶ　ＣＣ
＋　Ｖ　ｓｓ＋間の電源電圧となる。また、トランジス
タＴｒｓのベース・エミッタ間電圧をＶＢε、とすると
、トランジスタＴｒ５のエミッタ電圧は、（Ｖ　２０２
　＋　Ｖ　Ｆ−ＶＢＥＳ）で一定となる。この電圧は、
電源用コンデンサＣ２に充電され、電源ラインＶ　□ｐ
　、　Ｖ　ｓ’３２間の電源電圧となる。トランジスタ
Ｔｒ＜は過電流を防止するために設けられており、トラ
ンジスタＴｒコのエミッタ電流が適正なレベルであれば
低抵抗Ｒ１の両端に生じる電圧が小さいので、トランジ
スタＴｒ、は動作しないが、トランジスタＴｒ３のエミ
ッタ電流が異常に増大すると、低抵抗Ｒ１の両端に生じ
る電圧によりトランジスタＴｒ４にベース電流が流れ、
そのコレクタ・エミッタ間を介してトランジスタＴｒ、
のベース電流を分流し、トランジスタＴｒ３のエミッタ
電流を制限する。

次に、ドライブ回路７の構成について説明する。

ドライブ回路７は２個のＮＰＮ）ランジスタＴｒ、。

Ｔｒ７と、３個のＮＭＯＳ）ランジスタＴ　ｒ　ａ　Ｉ
　Ｔ　ｌ”　９１Ｔ　ｒ　、、と、１個のＰＭＯＳ）ラ
ンジスタＴ「５．を含み、タイミング制御回路５からの
発光制御信号ＬＥＤＯＮが“Ｈｉｇｈ”レベルのときに
は、発光素子６に駆動電流Ｉ６を通電するが、発光制御
信号ＬＥＤＯＮが“Ｌｏｇ”レベルのときには、発光素
子６に電流を通電しないのみならず、ドライブ回路７自
体が全く電流を消費しない高インピーダンス状態となる
ことを特徴としている。

タイミング制御回路５からの発光制御信号ＬＥＤＯＮは
、ＮＭＯＳトランジスタＴｒ、のゲートに印加されてい
る。ＮＭＯＳ）−ランジスタＴｒｌのソースは電源ライ
ンＶｓＳｌに接続され、トレインはバイアス用の抵抗Ｒ
９を介して電源ラインＶＣＣに接続されている。抵抗Ｒ
１とＮＭＯＳ）ランジスタＴｒｌのドレインの接続点は
、ＮＭＯＳ）ランジスタＴ　ｒ　ｓ　＋　Ｔ　Ｉ”　＋
　ｏ及びＰＭＯＳ）ランジスタＴｒｔ＋のゲートに接続
されている。ＮＭＯＳ）ランジスタＴ　ｒ　６　、　Ｔ
　ｒ　１゜のソースは電源ラインＶＳＳ＋に接続され、
ＰＭＯＳトランジスタＴｒ、、のソースは電源ラインＶ
ｃｃに接続されている。ＮＭＯＳトランジスタＴｒｓの
ドレインとＰＭＯＳ）ランジスタＴｒ。

のトレインは、ＮＰＮ）ランジスタＴｒ６のベースに共
通接続されている。ＮＰＮ）ランジスタＴｒ。

のコレクタは電源ラインＶＣＣに接続され、エミッタは
抵抗Ｒ６を介してツェナダイオードＺ　Ｄ　３のカソー
ドに接続され、ツェナダイオードＺ　Ｄ　ｓのアノード
は電源ラインＶ！３’３１に接続されている。ツェナダ
イオードＺ　Ｄ　３のカソードには、ＮＭＯＳ）ランジ
スタＴ　ｒ　＋　ｏのトレインが接続されると共に、（
ｎ−１）個のダイオード直列アレイを介して、ＮＰＮ）
ランジスタＴｒ、のベースが接続されている。

ＮＰＮトランジスタＴｒ７のエミッタは、抵抗Ｒ１を介
して電源ラインＶＳｓ＋に接続されている。また、ＮＰ
ＮトランジスタＴｒ７のコレクタは、発光素子６のカソ
ードに接続され、発光素子６のアノードは電源ライン■
。０に接続されている。

以下、ドライブ回路７の動作について説明する。

タイミング制御回路５からの発光制御信号ＬＥＤＯＮが
″’Ｈｉｇｈ″レベルになると、ＮＭＯＳ）ランジスタ
Ｔｒａがオン状態となり、ＮＭｏ５トランジスタＴ　ｒ
　ｓ　、　Ｔ　ｒ　＋　ｏ及びＰＭＯＳトランジスタＴ
「のゲート電位が低下するので、ＮＭＯＳトランジスタ
Ｔ　ｒ　ｇ　、　Ｔ　ｒ　Ｉｏはオフ状態、ＰＭＯＳ）
ランジスタＴ　ｒ　＋　＋はオン状態となる。故に、Ｎ
ＰＮ）ランジスタＴｒ６のベース電位は上昇し、ＮＰＮ
）ランジスタＴｒｓのコレクタ・エミッタ間を介して抵
抗Ｒ６とツェナダイオードＺＤ、の直列回路に電流が流
れる。これにより、ツェナダイオードＺＤ、のカソード
には、そのツェナ電圧ＶＺＤ、に等しい電圧が発生する
。この電圧から、（ｎ−１＞個分のダイオード直列アレ
イの順方向電圧降下（ｎ−１）ｘｖＦを差し引いた電圧
が、ＮＰＮトランジスタＴｒｙのベースに印加されて、
ＮＰＮ）ランジスタＴｒ。

がオン状態となり、発光素子６に駆動電流■６が流れる
。

次に、タイミング制御回路５からの発光制御信号ＬＥＤ
ＯＮが“Ｌ　ｏｗ”レベルになると、ＮＭＯＳトランジ
スタＴｒ、がオフ状態となり、バイアス用の抵抗Ｒ６に
よりＮＭＯ９）ランジスタＴ　ｒ　＠　、　Ｔ　ｒ　、
。

及びＰＭＯ９）ランジスタＴｒ、、のゲート電位が上昇
するので、ＮＭＯ８）ランジスタＴ　ｒ　ｇ　、　Ｔ　
ｒ　Ｉ。

はオン状態、ＰＭＯ３）ランジスタＴ　ｒ　、　、はオ
フ状態となる。故に、ＮＰＮ）ランジスタＴｒ６のベー
ス電位は降下し、ＮＰＮトランジスタＴｒ、のコレクタ
・エミッタ間を介して電流は流れない。また、ツェナダ
イオードＺＤ、の両端はＮＭＯ３）ランジスタＴ　ｒ　
１６により短絡されるので、ツェナダイオードＺＤ、の
カソード電位は低下し、ＮＰＮトランジスタＴｒｙはオ
フ状態となり、発光素子６の駆動電流Ｉ６は停止する。

パワーオンリセット回路１３は、電源用コンデンサＣ３
の電圧上昇を検出し、発振回路４とタイミング制御回路
５及びカウント回路１２にパワーオンリセット信号ＲＥ
ＳＥＴを供給する。アナログ信号処理回路１４は、第１
１図に示す増幅器９と比較器１０及び基準電圧源１１を
含んでいる。

発振回路４は基準クロック信号Ｏ８Ｃをタイミング制御
回路５に供給する。タイミング制御回路５は基準クロッ
ク信号Ｏ８Ｃを分周して、ドライブ回路７に発光制御信
号ＬＥＤＯＮを供給すると共に、アナログ信号処理回路
１４にタイミング制御信号ＰＨＩＩ及びＰＨＩ２を供給
し、カウント回路１２にリセット信号Ｒ３Ｔを供給する
。アナログ信号処理回路１４からはカウント回路１２に
比較出力信号ＣＯＭＰが供給される０発振回路４とタイ
ミング制御回路５、アナログ信号処理回路１４及びカウ
ント回路１２は低電圧で動作し、消費電流も少ないので
、コンデンサＣ２から給電されている。一方、発光素子
６のドライブ回路７は瞬間的に大電流を消費するので、
コンデンサＣＩから給電されている。このように、ドラ
イブ回路７の電源ラインｖｃｃを、他の回路の電源ライ
ンＶｏ。

から分離することにより、発光素子６の発光時に他の回
路の電源電圧が瞬時低下する恐れがなくなり、他の回路
の誤動作を防止できるものである。

第３図は発振回路４とタイミング制御回路５、アナログ
信号処理回路１４及びカウント回路１２の構成を具体的
に示す回路図である。

まず、発振回路４は時定数設定用のコンデンサ０丁及び
抵抗Ｒ，と、２個のインバータＧ、、Ｇ２及び発振制御
用のＮＡＮＤゲートＧ、よりなる、ＮＡＮＤゲートＧ、
の一方の入力は、抵抗ＲＴを介してインバータＧ１の出
力に接続されると共に、コンデンサＣＴを介してインバ
ータＧ１の入力とインバータＧ２の出力に接続されてい
る。ＮＡＮＤゲートＧ、の出力はインバータＧ２の入力
に接続され、ＮＡＮＤゲートＧ、の他方の入力には、イ
ンバータＧ、を介してパワーオンリセット信号ＲＥＳＥ
Ｔが入力されている。パワーオンリセット信号ＲＥＳＥ
Ｔが“Ｌｏｗ″レベルになると、インバータＧ。

の出力が“Ｈｉｇｈ″レベルとなり、ＮＡＮＤゲートＧ
３が信号通過可能な状態となって、インバータＧ２の出
力には、抵抗ＲＴとコンデンサＣ，−の時定数で決まる
周期の基準クロック信号ｏＳＣが得られる。

この基準クロック信号○Ｓｃは、タイミング制御回路５
における分周回路５ａに入力されている。

分周回路５ａは、１４段のＤフリップフロップを縦続接
続して成り、各段のＤフリップフロップは、その反転出
力ｑを自己のデータ人力りに接続されると共に、次段の
クロック人力ＣＬＫに接続されている。初段のＤフリッ
プフロップのクロック人力ＣＬＫには基準クロック信号
Ｏ８ｃが供給され、終段のＤフリップフロップの出力Ｑ
がらは、基準クロック信号Ｏ８Ｃの分周出力Ｂ　１４が
得られる。

この分周出力Ｂ１４は、タイミング制御回路５における
シフトレジスタ回路５ｂに入力されている。

シフトレジスタ回路５ｂは、７段のＤフリップフロップ
を縦続接続して成り、各段のＤフリップフロップは、そ
の出力Ｑを次段のデータ入力Ｄに接続されている。初段
のＤフリップフロップのデータ入力りには、分周回路５
ａの分周出力Ｂ１４が供給されている。各段のＤフリッ
プフロップのクロック人力ＣＬＫには、分周回路５ａに
おける２段目のＤフリップフロップの出力Ｑ（分周出力
Ｂ２）が供給されている。

なお、分周回路５ａ及びシフトレジスタ回路５ｂにおけ
る各Ｄフリップフロップのリセット入力Ｒには、パワー
オンリセット信号ＲＥＳＥＴが供給されている。

シフトレジスタ回路５ｂにおける３段目〜７段目のＤフ
リップフロップの出力Ｑ、、”Ｑ３．Ｑ、、Ｑ、。

Ｑ、、Ｑ、、Ｑ、及び分周回路５ａの分周出力ＢＩ４は
、タイミング制御回路５における論理回路５ＣのＡＮＤ
ゲートＧ５〜Ｇ、に図示のように入力されて、制御信号
ＰＨＩＩ、ＰＨＩ２、ＬＥＤＯＮ、Ｒ３Ｔ、ｔＪＰｃＬ
Ｋを夫々生成する。

次に、増幅器９と比較器１０及び基準電圧源１１を含む
アナログ信号処理回路１４の構成について説明する。

増幅器９は、３段のオペアンプｏｐ、、ｏｐ２．○Ｐ、
を縦続接続して成り、各オペアンプの非反転入力には、
基準電圧回路１５からの基準電圧Ｖｒが印加されている
。初段のオペアンプＯＰＩの反転入力にはシリコンフォ
トダイオード（ＳＰＤ）よりなる受光素子８のカソード
が接続されている。

受光素子８のアノードは電源ライン■ｓ５２に接続され
ている。したがって、受光素子８のＰＮ接合は逆バイア
スされており、光照射によってＰＮ接合に逆方向に流れ
る光電流をオペアンプＯＰ１により電圧信号として検出
するも゛のである。このために、オペアンプＯＰｌの出
力と反転入力の間に接続される帰還抵抗Ｒ８としては高
抵抗が使用されている。２段目のオペアンプＯＰ　ｔは
電圧増幅回路を構成しており、その電圧増幅率は、入力
抵抗Ｒ９と帰還抵抗Ｒ３゜の比率で決まる。３段目のオ
ペアンプ○Ｐ、も電圧増幅回路を構成しており、その電
圧増幅率は、入力抵抗Ｒ１１と帰還抵抗Ｒ１２の比率で
決まる。オペアンプＯＰ３の出力は、直流カット用のコ
ンデンサＣ３の一端に接続されており、コンデンサＣ１
の他端はオペアンプ○Ｐ、の非反転入力に接続されてい
る。オペアンプＯＰ。

の出力はその反転入力に帰還されており、したがって、
オペアンプ○Ｐ、はインピーダンス変換器として作用す
るバッファアンプである。オペアンプｏＰ、の出力は、
抵抗Ｒ１３とコンデンサＣ４よりなるローパスフィルタ
を介して、コンパレータ用のオペアンプＯＰ５の非反転
入力に接続されている。

なお、直流カット用のコンデンサＣ１の他端は、アナ、
ログスイッチＳＷ、を介して基準電圧回路１５の出力に
接続されている。基準電圧回路１５の出力は、オペアン
プＯＰ６の非反転入力に印加されている。オペアンプＯ
Ｐ　ａの出力は、抵抗Ｒ１゜と抵抗Ｒ１５を介して電源
ラインＶｓｓ２に接続されている。抵抗Ｒ１４と抵抗Ｒ
８５の接続点はオペアンプＯＰ６の反転入力に帰還され
ている。抵抗ＲＩ４から得られる基準電圧ｖ　ＲＥＦは
、コンパレータ用のオペアンプＯＰ、の反転入力に印加
されている。

オペアンプＯＰ、の出力は、ＮＯＲゲートＧ、。、Ｇ、
。

よりなるＲＳフリップフロップ１２ａのセット入力とさ
れている。このＲＳフリップフロップ１２ａのリセット
入力には、ＡＮＤゲートＧ８から出力されるリセット信
号Ｒ９Ｔが供給されている。また、ＲＳフリップフロ・
ツブ１２ａの出力は、アップダウンカウンタ１２ｂのア
ップダウン選択信号ＵＤＳとされている。アップダウン
カウンタ１２ｂのリセット人力Ｒには、パワーオンリセ
ット信号ＲＥＳＥＴが供給されており、アップクロック
入力ＵＰＣＬＫには、ＡＮＤゲートＧ、がら出力される
アップクロック信号Ｕ　Ｐ　ＣＬ　Ｋが供給されている
。

第４図はカウント回路１２の回路構成を示している。カ
ウント回路１２は、上述のＡＮＤゲートＧ１゜、　Ｇ　
＋　ＩよりなるＲＳフリップフロップ１２ａと、アップ
ダウンカウンタ１２ｂを備えている。アップダウンカウ
ンタ１２ｂは、２個のＤフリップフロップを備えている
。各Ｄフリップフロップのリセット人力Ｒには、パワー
オンリセット信号ＲＥＳＥＴが供給され、クロック入力
ＣＬＫには、アップクロック信号ＵＰＣＬＫが供給され
ている。また、各Ｄフリップフロップの出力Ｑ、、、Ｑ
、。は、ＡＮＤゲートＧ、２に入力され、ＡＮＤゲート
Ｇ１２の出力がカウント回路１２の出方信号ＯＵＴとな
る。なお、各Ｄフリップフロップのデータ入カＤ１ｏ＋
Ｄ２゜は、アップダウン選択信号ＵＤＳと各Ｄフリップ
フロップの出力Ｑ　＋　ｏ　ｒ　Ｑ　２゜に基づいて、
論理回路Ｇ　、、、ａ　１４により夫々生成され、過去
３回連続して煙の散乱光の検出信号ＣＯＭＰが“Ｈｉｇ
ｈ″レベルとなったときには、出力信号ＯＵＴが“Ｈｉ
ｇｈ”レベルとなり、スイッチング回路２がトリガされ
るように構成されている。

ところで、上述の第２図に示したドライブ回路７では、
ツェナダイオードＺＤ、のツェナ電圧をＶ２Ｏコとする
と、発光素子６の駆動電流はｌ５−（Ｖｚｏ＊　　（ｎ
−１）ＸＶＦ　　Ｖａｔ＝ｔｌ／Ｒ２＝　（Ｖ　ｚｏｓ
　　ｎ　Ｘ　Ｖ　ｐ）　／　Ｒｔとなる。ただし、トラ
ンジスタＴｒｙのベース・エミッタ間電圧■ＢＥ７は、
（ｒｌ　−１）個のダイオードの各々の順方向降下電圧
ＶＦと等しいものとする。

以上のことから明らかなように、第２図に示したドライ
ブ回路７では、トランジスタＴｒフのベース・エミッタ
間電圧ＶＢＥ、の温度特性が発光素子６の駆動電流■６
の温度特性に影響を与えることになる。

第５図はドライブ回路７の他の回路例を示している。第
２図に示すドライブ回路７と比較すると、ＰＮＰ）ラン
ジスタＴ　ｒ　ｌ　４１　Ｔ　ｒ　＋　ｓよりなるカレ
ントミラー回路を追加して、トランジスタＴｒ、のベー
ス電流源を定電流化した点、並びにトランジスタＴｒ７
のベース・エミッタ間電圧ＶＢＥ；をトランジスタＴ　
ｒ　、　７のベース・エミッタ間電圧”ＢＥ＋ｔにより
打ち消して、発光素子６の駆動電流工、の温度特性が、
ツェナダイオードＺＤ、と（ｎ−１）個のダイオードの
みにより決定されるようにした点が異なる。

まず、発光制御信号ＬＥＤＯＮが”Ｈｉｇｈ″レベルの
ときには、上述のように、ＮＭＯＳ）ランジスタＴｒ８
がオン状態、ＮＭＯｓトランジスタＴｒ、。

Ｔｒｌ。がオフ状態、ＰＭＯＳ）ランジスタＴ　ｒ　Ｉ
＋がオン状態となるので、ＰＭｏｓトランジスタＴ　ｒ
　ｌ　２とＮＭＯＳトランジスタＴｒ１３のゲート電位
が上昇し、ＰＭｏｓトランジスタＴ　ｒ　Ｉ　２はオフ
状態、ＮＭＯＳ）ランジスタＴｒ、、はオン状態となる
。

このため、ＰＮＰ）ランジスタＴ　ｒ　＋　＜には抵抗
Ｒ１゜で決まる定電流が流れ、同じ電流がＰＮＰ）ラン
ジスタＴ「０．を介してトランジスタＴｒｓのベースに
流れる。このとき、ＮＭＯＳトランジスタＴ　ｒ　、　
、Ｈのゲート電位は低いので、ＮＭＯＳトランジスタＴ
　ｒ　、、はオフ状態であり、ＮＰＮ）ランジスタＴ　
ｒ　、　？は動作可能な状態となっている。このＮＰＮ
）ランジスタＴｒ、、は、抵抗Ｒ６の両端電圧が上昇す
ると、ＮＰＮ）ランジスタＴｒ６のベース電流を分流さ
せて、抵抗Ｒ６の両端電圧を低下させ、トランジスタＴ
　ｒ　、　、のベース・エミッタ間電圧”ＢＥ＋ｔに等
しくなるように負帰還制御を行っている。このため、こ
のドライブ回路７では、発光素子６の駆動電流■６は、 ｒ　Ｇ＝　（Ｖｚｏ＊　　（ｎ　　１　）Ｘ　ＶＦ）／
　Ｒ７となる。これは、トランジスタＴｒ７のベース・
エミッタ間電圧ＶＢＥ？とトランジスタＴ　ｒ　＋　ｔ
のベース・エミッタ間電圧ＶＢＥ＋ｔが打ち消し合うか
らである。

次に、発光制御信号ＬＥＤＯＮが“Ｌｏｗ″レベルのと
きには、上述のように、ＮＭＯＳ）−ランジスタＴｒ、
がオフ状態、ＮＭｏ５トランジスタＴ　ｒ　ｓ　＋Ｔ　
ｒ　、、がオン状態、ＰＭＯＳ）ランジスタＴｒｚがオ
フ状態となるので、ＰＭＯＳ）ランジスタＴｒ、２とＮ
ＭＯＳ）ランジスタＴ　ｒ　、、のゲート電位は降下し
、ＰＭＯＳ）ランジスタＴ　ｒ　、２はオン状態、ＮＭ
ＯＳ）ランジスタＴ　ｒ　、３はオフ状態となる。

このため、ＰＮＰ）ランジスタＴ　ｒ　、　４には電流
が流れなくなり、ＰＮＰ）ランジスタＴ　ｒ　Ｈ、にも
電流が流れなくなる。ＮＭＯＳ）ランジスタＴ　ｒ　＋
　ａ　＋Ｔ　ｒ　ｌｏがオン状態となるので、ＮＰＮ）
ランジスタＴ　ｒ、　、　Ｔ　ｒｔのベース電位は低下
し、ＮＰＮ）ランジスタＴｒ＠、Ｔｒ７は完全にオフ状
態となる。したがって、制御信号ＰＨＩＩがＬ　ｏｗ”
レベルのときには、電源ラインｖｃｃがら電源ラインｖ
ｓｓ、には全く電流は流れなくなる。

ここで、ドライブ回路７に用いる（ｎ−１）個のダイオ
ードは、ツェナダイオードＺＤ、のツェナ電圧ＶＺＤ３
の温度係数、発光素子６の発光効率の温度係数、受光素
子８の受光効率及び電流−電圧変換用の高抵抗Ｒ６の温
度係数を考慮し、発光側と受光側の温度係数が全体とし
てほぼゼロとなるように、その個数を選ぶものである。

その具体的な方法については後述する。

次に、オペアンプＯＰ１〜ＯＰ、の具体的な回路構成を
第６図に例示する。このオペアンプは、ＭＯＳトランジ
スタＴｒ、、〜Ｔｒｓ。と抵抗ＲＩ７及びインバータＧ
３．を含み、制御信号ＰＨＩＩが“Ｈｉｇｈ”レベルで
あるときには、入力端子ＩＮＩ、ＩＮ２に印加される電
圧の差分を増幅した電圧信号を出力端子０ＵＴＩに発生
し、制御信号ＰＨＩＩが“Ｌ　ｏｗ”レベルであるとき
には、出力端子０ＵＴＩが°’Ｌｏｗ”レベルになると
共に、電源ラインＶＤＤとＶ’３Ｓ２の間に全く電流が
流れなくなるように動作することを特徴としている。以
下、その動作を簡単に説明すると、まず、制御信号ＰＨ
ＩＩが“’Ｈｉｇｈ”レベルのときには、ＰＭＯＳ）ラ
ンジスタＴｒ１ｓとＮＭＯＳ）ランジスタＴｒ２゜のゲ
ート電位が上昇するので、ＰＭＯＳトランジスタＴ「、
８はオフ状態となり、ＮＭＯＳ）ランジスタＴｒ２゜は
オン状態となる。したがって、ＰＭＯＳトランジスタＴ
　ｒ　ｌ　９１７　ｒ　２　＋　１　Ｔ　ｒ　２　ａ　
＋　Ｔ　ｒ　２　ｇはゲート電位が低下し、抵抗素子と
して作用する。このため、入力端子■Ｎｌ、ＩＮ２に印
加された電圧の差分に相当する電圧がＭＯＳ）ランジス
タＴｒｚ□〜Ｔｒ２５よりなる差動増幅器により生成さ
れ、この電圧がＭＯＳトランジスタＴ　ｒ　ｚ　ｔ　、
　Ｔ　ｒ　２９にて２段増幅されて出力端子０ＵＴ１に
出力される。このとき、ＭＯＳ）ランジスタＴｒｚｉ、
ＴｒｚｇはＭＯＳ）−ランジスタＴ　ｒ　２７１Ｔｒｔ
ｖの負荷抵抗として作用する０次に、制御信号ＰＨ１１
が“Ｌｏｗ″レベルになると、ＰＭＯＳ）ランジスタＴ
　ｒ　、、とＮＭＯＳ）ランジスタＴｒ２゜のゲート電
位が低下するので、ＰＭＯＳ）ランジスタＴ　ｒ　、、
はオン状態、ＮＭＯＳ）ランジスタＴｒ２゜はオフ状態
となる。したがって、ＰＭＯ３Ｉ−ランジスタＴ　ｒ　
＋　ｓ　＋　Ｔ　ｒ　２１１　Ｔ　ｒ　２６１　Ｔ　ｒ
　２　ｓはゲート電位が上昇し、遮断状態となる。この
ため、電源ラインｖＤＤから電源ライン■ｓｓ２には全
く電流が流れなくなる。また、インバータＧＩ５は電源
ラインＶＤＤとＶｓＳｚにより給電されているが、本実
施例のインバータは全てＣＭＯＳインバータよりなるの
で、状態が遷移した後は電流が流れない、よって、制御
信号ＰＨＩＩがＬｏｗ”レベルの状態ではオペアンプＯ
Ｐ、〜○Ｐ６は全く電流を消費しなくなる。

次に、基準電圧回路１５の具体的な回路構成を第７図に
示す。この回路は、制御信号ＰＨＩＩが°“Ｈｉｇｈ”
レベルのときには、出力端子０ＵＴ２に基準電圧Ｖｒを
発生し、制御信号ＰＨＩＩが“Ｌｏｗレベルのときには
、電源ラインｖＤＤから電源ラインＶＳＳ２への電流が
遮断されるように動作することを特徴としている。以下
、制御信号ＰＨＩＩが“Ｈｉｇｈ”レベルのときに、基
準電圧Ｖｒが一定の電圧として発生する原理について説
明する。

トランジスタＴ　ｒ　３　ｓ　、　Ｔ　ｒ　３ｓのベー
ス・エミッタ間電圧を■日ε３６・■日εコ１とし、ト
ランジスタＴ　ｒ　、　。

に流れる電流を■とすると、 ＶａＥｉｓ＝Ｖｓａｓ＊十Ｉ　・Ｒ−（ｆ）となる、ト
ランジスタＴｒ＋ａのエミッタ面積とトランジスタＴｒ
、、のエミッタ面積の比率を１：Ｓに選ぶと、それぞれ
のコレクタ電流Ｉ　ｃｓｓ＋　Ｉ　Ｃｚｓは次のように
なる。

Ｉ　ｃ３ａ＝　Ｉ　ｓ　−ｅｘｐ（Ｖａａｐｓ／　Ｖｔ
）Ｉ　　ｃ３．＝　Ｓ　　Ｘ　　Ｉ　　ｓ　−ｅｘｐ（
ＶｅＥｚ／　Ｖ７）ここで、Ｉｓは飽和電流、ＶＴ＝ｋ
Ｔ／ｑ、にはボルツマン定数、ｑは電子電荷、Ｔは絶対
温度である。

これを０式に代入すると、 Ｉ　＝（Ｖ　Ｔ／　Ｒ）／ｎ　Ｓ 直列接続されたトランジスタＴｒ４１．Ｔｒ４２．・・
・の個数をｍ個とすると、 Ｖｏ−ｒ　−ｋＲ＋　ｍ　ＶＢＢ ＝　ｍ　Ｖ　ｅａ＋　（Ｖ　ｔ／　Ｒ）ｌｎ　Ｓ温度特
性を０とするには、 ａＴ　　　　　　　ａＴ　　　　　　　　　　　ａＴｍ
工２．Ｓ＝２と選び、 ａＴ ａＴ とすると、ｋ＝６７゜８９ したがって、Ｒ＝１にΩとすると、ｋＲは６７゜９にΩ
となり、温度係数０の定電圧回路となる。

このように、ｍとＳを適当に選び、出力電圧Ｖｒを一定
に保つことができる。

また、本実施例にあっては、発光素子６と受光素子８、
電流−電圧変換用の高抵抗Ｒ６、基準電圧回路１５の出
力電圧Ｖ「の温度係数を元に、ドライブ回路７の駆動電
流１Ｇの温度特性を以下のように調整することで、受光
出力Ｖｏが温度に対して変動しない光検出回路を実現し
いている。

受光素子８の受光出力電流■６は、初段のオペアンプＯ
ＰＩの高抵抗Ｒ６に流れ、電圧信号に変換される。基準
電圧回路１５の出力電圧をＶｒとすると、オペアンプＯ
ＰＩの出力電圧Ｖｏは、Ｖｏ＝Ｖｒ　　Ｉｓ・Ｒａ となる６両辺について、温度Ｔの変化θＴに対する偏微
分係数を求めると、 ここで、 θＶｒ ここで、電流−電圧変換用の高抵抗Ｒ６が集積回路の拡
散抵抗よりなるものとし、その温度変動分ＣａＲ，／ａ
Ｔ＞を２０００ｐｐＩＩｌ／℃ト仮定スル。

また、受光素子８の受光出力電流Ｉ８の温度変動分（δ
Ｉｓ／θＴ）を−２０００ｐｐｍ／’Ｃと仮定すれば、 ＝Ｏｐｐｍ／’Ｃ となる、しかしながら、受光素子８が一般的なシリコン
フォトダイオード（ＳＰＤ）であるとすると、その受光
出力電流Ｉ、の温度係数は正であり、上記のように出力
電圧Ｖｏの温度変動をＯとすることができない、そこで
、温度上昇と共に発光素子８の発光量を減少させて、受
光素子８の受光出力電流工６の温度変動分が負の勾配を
持つようにすれば良い。つまり、受光素子８の受光出力
電流１１は発光素子６の発光量に比例し１発光素子６の
発光量は駆動電流Ｉ６に比例すると考えられるので、発
光素子６の発光量を温度上昇と共に減少させれば良いと
考えられる。今、受光素子８単独の受光出力電流の温度
係数を３０００ｐｐｍ／’Ｃとすると、発光素子６の発
光量の温度係数を−５０００ｐｐｍ７℃とすれば、（θ
Ｖｏ／θＴ）はほぼＯに近似できる。

次に、ドライブ回路７の温度特性について説明する。第
２図において、ツェナダイオードＺＤ３のツェナ電圧を
Ｖ２Ｏ３、トランジスタＴｒ７のベース・エミッタ間電
圧及び（ｎ−１）個のダイオード直列アレイの各々の順
方向降下電圧を■Ｆとすると、発光素子６に流れる電流
Ｉ６は Ｉ　ｓ　＝　（Ｖ　Ｚｎ２　　ｎ　・Ｖ　Ｆ）／　Ｒｔ
となる０両辺について、温度Ｔの変化θＴに対する清微
分係数を求めると、 θＩｔ、　　　１　　　θＶｚｏｚ　　　１　　　　θ
Ｒ７θＴ 今、発光素子６の発光効率の温度変動を−６２５０ｐｐ
ｍ／　”Ｃとする。このとき、−１５℃〜６５℃の温度
範囲では、発光素子６の発光量は＋２５％〜−２５％ま
で変動する１発光素子６の発光量は温度上昇と共に減少
し、受光素子８の受光出力電流１．を減少させるが、受
光素子８単独での受光出力電流と、電流−電圧変換用の
高抵抗Ｒ１の抵抗値は、温度上昇と共に逆に増加する特
性を有している。したがって、発光素子６の発光量が一
５０００ｐｐｍ／”Ｃであるとすると、受光回路の出力
電圧Ｖｏの温度係数（θＶｏ／θＴ）を０にできるから
、結局、発光素子６のドライブ回路７における駆動電流
Ｉ６の温度係数を１２５０　ｐｐｍ／”Ｃとすれば、回
路全体として温度係数をゼロにすることができる。

ここで、■式の抵抗Ｒ７は温度係数が無視できるディス
クリートの部品とし、Ｖｚｏｓ＝　６．９　Ｖ、θＶ　
２０３／　Ｂ　Ｔ　＝　３　ｍＶ　／　’Ｃ５ａ　Ｖ　
Ｆｌ　ａ　Ｔ　＝　　２　ｍＶ／’Ｃ１ＶＦ＝０．７Ｖ
とすると、 ６．９−ｎＸ０．７ の値が１２５０ｐｐｍ／”Ｃ＝　１．２５　Ｘ　１０−
’となるようにすれば良い、このとき、ｎ＝１．９５６
＃２となる。したがって、ダイオードの個数は、（ｎ−
１）＝　１個とすれば良い。

以上のように、ドライブ回路７における（ｎ−１）個の
ダイオードの個数を適当に選ぶことにより、光検出回路
の出力電圧Ｖｏの温度係数をＯにすることができる。

また、第５図に示す他のドライブ回路４を用いた場合に
は、 ｒｓ＝（Ｖｚｏａ＋ＶｓＥ！（ｎ　　１）Ｖｐ　　Ｖｓ
ｓ）／Ｒｙ＝＜Ｖｚｏｓ　　（ｎ　　　１）ＶＦＩ／Ｒ
７となり、上記と同様の計算を行えばｎ＝３となるから
、ダイオードの個数を（ｎ−１）−２個とすれば良い。

このようにして、本実施例にあっては、出力電圧の温度
係数が一定な光検出回路を実現しているものである。

以上の回路のタイムチャートを第８図に示す。

発振回路４からの基準クロック信号Ｏ８Ｃの周波数を１
０ｋＨｚとすると、１４段の分周回路５ａの分周出力Ｂ
１イは、周期３．２７６８秒のクロック信号となる。こ
の分周出力ＢＩ４を７段のシフトレジスタ回路５ｂに入
力し、分周回路５ａの２段目の分周出力Ｂ２を用いてシ
フトさせ、シフトレジスタ回路５ｂの各段の出力Ｑ、−
Ｑ、を作る。この信号を論理回路５ｃによってデコード
し、制御信号Ｐ）ＩＩＩ、ＰＨ１２、発光制御信号ＬＥ
ＤＯＮ、アップクロック信号ＵＰＣＬＫ、リセット信号
ＲＳＴを作成するものである。

制御信号ＰＨＩＩは増幅器９と比較′Ｒｉｏ及び基準電
圧源１１を含むアナログ信号処理回路１４を有効にする
ための制御信号であり、この制御信号が″Ｌｏｗ″レベ
ルの区間においては、アナログ信号処理回路１４の電源
電流を遮断して、低消費電流化を図るものである。これ
と同時に、制御信号ＰＨＩ２が立ち上がり、アナログス
イッチＳＷがオンし、直流カット用コンデンサＣ３のバ
ッファアンプ側の端子を基準電圧Ｖｏに充電し、この結
果、コンデンサＣ３の両端は基準電圧Ｖｏに等しくなる
。制御信号ＰＨＩ２が°“Ｌｏｗ”レベルとなり、アナ
ログスイッチＳ　Ｗ　＋がオフした後、発光制御信号Ｌ
ＥＤＯＮが’Ｈｉｇｈ”レベルとなり、ドライブ回路７
により、発光素子６には駆動電流Ｉ６が流れる０発光制
御信号ＬＥＤＯＮが“Ｌｏｗ”レベルの区間には、ドラ
イブ回路７の消費電流もゼロとなる０発光素子６の発光
により煙の散乱光を受けて得られた受光素子８の出力信
号が増幅器９にて増幅され、受光信号ＣＰＬＳが比較器
１０の基準電圧ｖＲＥＦ以上になると、比較器１０の比
較出力信号ＣＯＭＰは″Ｈｉｇｈ″レベルとなる。この
信号ＣＯＭＰはカウント回路１２のＲＳフリップフロッ
プ１２ａによりラッチされ、アップダウン選択信号ＵＤ
ＳがＨｉｇｈ”レベルとなっているときに、アップクロ
ック信号ＵＰＣＬＫによりカウント回路１２のアップダ
ウンカウンタ１２ｂに取り込まれる。カウント回路１２
では、３回連続、受光信号ＣＰＬＳが基準電圧Ｖ　ＲＥ
Ｆを越えたときにのみ、そのカウント出力信号ＯＵＴが
’Ｈｉｇｈ″レベルとなる。この動作のタイムチャート
を第９図に示す。

なお、連続回数はカウンタ１２ｂの回路構成により自由
に設定できる。このカウント出力信号ＯＵＴがＨｉｇｈ
”レベルになると、スイッチング回路２にトリガ信号が
供給され、怒知器回線１．．１２間が短絡状態となり、
受信機側へ煙感知信号を電流信号として送出する。なお
、スイッチング回路２のトリガ端子に接続されたダイオ
ードＤ０は、スイッチング回路２の自己保持動作時に、
カウント出力信号ＯＵＴが°’ＬＯＩＩ＋”レベルに復
帰しても自己保持状態を保証するために挿入したもので
ある。

このように、本実施例では、感知器に流入した煙による
散乱光が３回連続して基準値を越えたときに、スイッチ
ング回路２がオンし、受信機側へ煙感知信号を送出する
ものである。このような感知器は広い範囲に分散して配
置され、感知器回線１、．１．間に多数個が並列的に接
続されるものであるから、その消費電流は少なく抑制す
ることが望まれる。

そこで、本実施例にあっては、まず、アナログ信号処理
回路１４の低消費電流化を図るために、上述のように、
タイミング制御回路５により発生させた制御信号ＰＨＩ
Ｉによりアナログ信号処理回路１４を間欠駆動させてい
る。電源電圧ＶＣＣを１０ｖ、ＶＤＤを５■とし、アナ
ログ信号処理回路１４を有効にする制御信号ＰＨＩＩの
“Ｈｉｇｈ”レベル区間を１．４ｍ５ｅｃとすると、ア
ナログ信号処理回路１４の全体で１０ｍＡの電流と消費
させたとしても、約３　、２　ｓｅｃに一度１．４ｍ５
ｅｃの電流消費区間が存在するだけであるから、１０ｍ
ＡＸ１゜４ｍ５ｅｃ／３．２ｓｅｃ＝４．３８μＡとな
り、大幅な低消費電力化が可能となる。また、ドライブ
回路７は発光制御信号ＬＥＤＯＮが“Ｌ　ｏｗ”レベル
の区間においては全く電流が流れないので、発光素子６
に流す駆動電流Ｉ６を１００ｍＡとしても、発光制御信
号ＬＥＤＯＮの“Ｈｉｇｈ”レベル区間を２０Ｑμｓｅ
ｃとすると、１００＋ＡＸ　２００μｓｅｃ／　３　。

２ｓｅｃ＝　６．２５μＡとなり、これも大幅な低消費
電力化が可能となる。

その他、定電圧回路３及びパワーオンリセット回路１３
で約７μＡの電流消費があり、タイミング制御回路５及
びカウント回路１２を含むロジック回路部はＣＭＯＳ構
成で消費電流が少なく、これと１０ｋＨｚの発振回路４
の消費電流（５μＡ）を含めても全体で１０μＡ以内に
収まる。したがって、上記の消費電流を全て加え合わせ
ても、全体として ４．３８＋６．２５＋７＋１０＝２７．６３μＡとなり
、３０μＡ以下の低消費電流となる。

また、本実施例では、ドライブ回路７やアナログ信号処
理回路１４等のアナログ回路部の間欠駆動のために、電
源ラインＶＣＣやＶＤＤの電圧を大切して低消費電流化
を図っているのではなく、各アナログ回路部に電流遮断
制御用のトランジスタを個別に設けて電流の遮断を行う
ものであるから、電源ラインの電圧を入切する方式に比
べて、各アナログ回路部が有効状態に達するまでの時間
が短く、その結果、全体として１．４ｍ５ｅｃという短
期間の間に、煙による散乱光で生じた受光素子８の受光
出力をカウント回路１２まで取り込むことができる。こ
のため、アナログ回路部の有効時間が短くて済み、従来
に比べて大幅な低消費電流（ヒを図ることができるもの
である。

以上のような本実施例の感知器回路は、誘電体分離技術
を用いた半導体集積回路として構成される。以下、第１
０図により誘電体分離基板の製造工程について説明する
。まず、Ｎ−型の単結晶シリコン基板２１上に、周知の
半導体プロセスの手法により酸化Ｊｌｉ（ＳｉＯ２）を
形成し、この酸化膜２２の所望の箇所をフォトリソグラ
フィー技術及び酸化膜エツチング技術によりエツチング
し、その後、アルカリ異方性エツチング液によりシリコ
ン結晶の巽方性エツチングを行い、１字形の溝を形成す
る（第１０図（ａ）＃照）。その後、表面にシリコン酸
化膜（ＳｉＣｈ）よりなる絶縁膜２２を形成する。この
シリコン酸化膜は、絶縁膜として使用されるものである
から、その目的からＳ　！　３　Ｎ　−等であっても良
い。絶縁膜２２の上に、支持体となる多結晶シリコン層
２３を形成する（第１０図（ｂ）９照）。多結晶シリコ
ンＪＷ２３の厚さとしては、特に限定するものではない
が、単結晶シリコン基板２１の厚さと同じぐらいにして
おく、その後、単結晶シリコン基板２１の側から表面研
磨を行い、絶縁膜２２が露出するまで研磨除去する（第
１０図（ｅ）参照）６表面研磨は最初は粗いラッピング
から入り、次第に微細なものとなるようにして、最終段
階ではボリシングによる鏡面仕上げとする。

以上の工程により、絶縁膜２２に包まれて多結晶シリコ
ン層２３の上に島のように存在する複数の単結晶シリコ
ンｍ域を含む誘電体分離基板が完成する。この島の存在
する単結晶シリコン領域の各々に回路素子を構成する。

以上の誘電体分離技術を用いた！Ａ績化により、電源用
コンデンサＣ，，Ｃ２、発光素子６及び定電圧回路３の
パワートランジスタと抵抗Ｒ１以外の全ての素子を同一
チップ上に構成でき、同時に小型軽量化も図れる。なお
、抵抗Ｒ１は高耐圧の高抵抗で、素子占有面積増大の問
題を除外すれば、ａｍ化することも可能である。

なお、実施例の説明においては、光電式の煙感知器のみ
を例示したが、本発明の応用範囲はこれに限定されるも
のではない。例えば、発光素子により可視光又は赤外光
を室内に放射し、その反射光を受光素子により受光して
、侵入者が存在するときには反射光の乱れを検出して侵
入警報を発生する光電式の侵入感知器に本発明を応用し
ても良い。

［発明の効果］ 本発明によれば、間欠駆動式のアナログ回路において、
間欠駆動の休止期間には第１の電源ラインと第２の電源
ラインの間の通電経路を構成する全ての能動素子が高イ
ンピーダンス状態に遷移するようにしたから、電源電圧
を落とすことなく、休止期間中の電源電流を遮断するこ
とができ、したがって、間欠駆動の駆動期間に入った後
、所定のアナログ電位が得られるまでの時間を短縮する
ことができ、駆動期間の時間短縮と休止期間における電
源電流２断の両効果が総合されて、大幅な低消費電流化
が図れるという効果がある。

【図面の簡単な説明】

第１図は本発明の間欠駆動式のアナログ回路の基本例を
示す回路図、第２図は本発明の一実施例のブロック回路
図、第３図は同上に用いるデジタル回路及びアナログ信
号処理回路の具体回路図、第４図は同上に用いるカウン
ト回路の具体回路図、第５図は同上に用いるドライブ回
路の他の例を示す回路図、第６図は同上に用いるオペア
ンプの具体回路図、第７図は同上に用いる基準電圧回路
の具体回路図、第８図は同上の感知器回路の動作波形図
、第９図は同上に用いるカウント回路の動作波形図、第
１０図は同上の回路を実現する誘電体分雛集猜回路の製
造工程を示す断面図、第１１図は従来例のブロック回路
図である。 ■ｃｃは第１の電源ライン、ＶＳＳ＋は第２の電源ライ
ン、Ｔ　ｒ　６　、　Ｔ　ｒ　７　、　Ｔ　ｒ　ｓ　＋
　Ｔ　ｒ　ｌ＋はトランジスタ、ＬＥＤＯＮは制御信号
である。

Claims (1)

【特許請求の範囲】
1. （１）第１の電源ラインと第２の電源ラインの電位差に
   より給電され、制御信号が一方の論理値であるときに、
   第１の電源ラインと第２の電源ラインの間の通電経路を
   構成する能動素子が低インピーダンス状態に遷移して回
   路中に所定のアナログ電位を発生し、制御信号が他方の
   論理値であるときに、第１の電源ラインと第２の電源ラ
   インの間の通電経路を構成する全ての能動素子が高イン
   ピーダンス状態に遷移するような回路構成を備えること
   を特徴とする間欠駆動式のアナログ回路。