JPH02110937A - Manufacture of semiconductor integrated circuit - Google Patents
Manufacture of semiconductor integrated circuitInfo
- Publication number
- JPH02110937A JPH02110937A JP63263109A JP26310988A JPH02110937A JP H02110937 A JPH02110937 A JP H02110937A JP 63263109 A JP63263109 A JP 63263109A JP 26310988 A JP26310988 A JP 26310988A JP H02110937 A JPH02110937 A JP H02110937A
- Authority
- JP
- Japan
- Prior art keywords
- buried layer
- layer
- semiconductor substrate
- impurity
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000012535 impurity Substances 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000011521 glass Substances 0.000 claims abstract description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract 2
- 229910052710 silicon Inorganic materials 0.000 claims abstract 2
- 239000010703 silicon Substances 0.000 claims abstract 2
- 238000009792 diffusion process Methods 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 2
- 229910052787 antimony Inorganic materials 0.000 description 8
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 8
- 238000000926 separation method Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000009193 crawling Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- -1 Phosphorous ions Chemical class 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は縦型ＰＮＰトランジスタと通常の縦型ＮＰＮト
ランジスタとを組み込んだ半導体集積回路の製造方法に
関するものである。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a method of manufacturing a semiconductor integrated circuit incorporating a vertical PNP transistor and a normal vertical NPN transistor.
（ロ）従来の技術
一般に縦型ＰＮＰ トランジスタと縦型ＮＰＮトランジ
スタとを組み込んだ技術としては、例えは特願昭６１−
６００１５号がある。(b) Conventional technology In general, as a technology incorporating vertical PNP transistors and vertical NPN transistors, for example, Japanese Patent Application No. 1986-
There is No. 60015.
これは先ず第３図Ａに示す如く、Ｐ型の半導体基板（１
）を用意し、この半導体基板（１）上に選択的にアンチ
モンをデポジットし、複数のＮ型の埋込み層（２）を形
成し、この埋込み層（２）を囲む前記半導体基板（１）
上および所定のｉｉｉ記埋込みＪｉｍ（２）上にボロン
をデポジットして、上下分離領域の軍拡散層＜３）およ
び縦型ＰＮＰ トランジスタのコレクタ埋込み層（４）
を形成する。First, as shown in Figure 3A, a P-type semiconductor substrate (1
) is prepared, antimony is selectively deposited on this semiconductor substrate (1), a plurality of N-type buried layers (2) are formed, and the semiconductor substrate (1) surrounding this buried layer (2) is prepared.
Boron is deposited on the upper and predetermined buried Jims (2) in iii) to form the military diffusion layer of the upper and lower separation regions (<3) and the collector buried layer (4) of the vertical PNP transistor.
form.
次に、第３図Ｂに示す如く、前記半導体基板（１）全面
に、周知の気相成長法により、Ｎ型のエピタキシャル層
（５）を約７μｍの厚さに形成する。Next, as shown in FIG. 3B, an N-type epitaxial layer (5) with a thickness of about 7 μm is formed on the entire surface of the semiconductor substrate (1) by a well-known vapor phase growth method.
次に、第３図Ｃに示す如く、前記エピタキシャル層（５
）表面のコレクタ埋込み層（４）に対応する領域に、リ
ンをイオン注入して１縦型Ｐ Ｎ Ｐ ｌ−ラン・レス
タのベース領域（６）を付近する。注入条件は、ドーズ
量Ｉ Ｑ ” 〜ｌ Ｑ ”ｃｍ−”、加速電圧８０〜
１００にｅＶである。Next, as shown in FIG. 3C, the epitaxial layer (5
) Phosphorous ions are implanted into a region of the surface corresponding to the collector buried layer (4) to form a base region (6) of a single vertical PNP I-run restor. The implantation conditions were a dose of I Q '' ~ l Q ``cm-'' and an accelerating voltage of 80 ~
100 eV.
更に、第３図りに示す如く、基板全体に約１０００°Ｃ
１２時間の熱処理を施すことで、上下分離領域（７）の
軍拡散層（３）と縦型ＰＮＰトランジスタのコレクタ埋
込みＪｌ（４）とをエピタキシャル層（５）の厚さの半
分以上はい上げ拡散し、同時に縦型ＰＮＰＩ−ランジス
タのベース領域（６）をドライブインする。Furthermore, as shown in the third figure, the entire board is heated to approximately 1000°C.
By performing heat treatment for 12 hours, the military diffusion layer (3) of the upper and lower isolation regions (7) and the collector buried Jl (4) of the vertical PNP transistor are expanded to more than half the thickness of the epitaxial layer (5) and diffused. At the same time, the base area (6) of the vertical PNPI transistor is driven in.
この後、エピタキシャル層（５）表面より上下分離領域
（７）の上拡散Ｍ（８）と、縦型ＰＮＰトランジスタの
コレクタ導出領域（９）を同時に選択拡散する。その結
果、上下分離領域（７）を連結し、第１、第２の島領域
（１０） 、 （１１）を形成する。Thereafter, the upper diffusion M (8) of the upper and lower isolation regions (7) and the collector lead-out region (9) of the vertical PNP transistor are selectively diffused at the same time from the surface of the epitaxial layer (5). As a result, the upper and lower separated regions (7) are connected to form first and second island regions (10) and (11).
最後に、第３図Ｅに示す如く、エピタキシャル層り５）
表面よりボロンを選択拡散し、第１の島領域（１１）に
は通常のＮＰＮ トランジスタ（１２）のベース領域（
１３）を形成し、第２の島領域（１０〉には縦型ＰＮＰ
トランジスタ（１４）のエミッタ領域（１５）を形成
する。続いてリンを選択拡散して第１の島領域（１０）
にはＮＰＮ トランジスタ（１２）のエミッタ領域（１
６）とコレクタコンタクト領域（１７）を第２の島領域
（１１）には１縦型ＰＮＰトランジスタ（１４）のベー
スコンタクト領域（１８）を形成する。Finally, as shown in Figure 3E, an epitaxial layer 5) is formed.
Boron is selectively diffused from the surface, and the first island region (11) has a base region (12) of a normal NPN transistor (12).
13), and a vertical PNP is formed in the second island region (10>).
Form the emitter region (15) of the transistor (14). Next, phosphorus is selectively diffused into the first island region (10)
is the emitter region (1) of the NPN transistor (12).
6) and a collector contact region (17). A base contact region (18) of one vertical PNP transistor (14) is formed in the second island region (11).
以上の工程により縦型ＰＮＰ トランジスタ（１４）と
通常のＮＰＮ）ランジスク（１２）か形成される。Through the above steps, a vertical PNP transistor (14) and a normal NPN transistor (12) are formed.
（ハ）発明が解決しようとする課題
前述した第３図Ａにおいて、アンチモンをデポジットす
る工程は、一般にスピンオングラス膜を使う。このスピ
ンオングラス膜を使った場合、半導体基板（１）の汚れ
や半導体基板（１）等と反応し、ロゼツトと称する面欠
陥を生じるため、この半導体基板（１）上にエピタキシ
ャル層（５）を積層しても良好な特性を得られず、例え
ば接合容量のリーク等の問題を発生する。(c) Problems to be Solved by the Invention In the aforementioned FIG. 3A, the step of depositing antimony generally uses a spin-on glass film. When this spin-on glass film is used, it reacts with dirt on the semiconductor substrate (1) and the semiconductor substrate (1), causing surface defects called rosettes, so an epitaxial layer (5) is formed on the semiconductor substrate (1). Even if they are stacked, good characteristics cannot be obtained, and problems such as junction capacitance leakage occur.
また縦型のＰＮＰ トランジスタ（１４）と通常のＮＰ
Ｎトランジスタ（１２）のＮ型の埋込み層（２〉か同じ
不純物濃度であるため、通常のＮＰＮｈランシスタ（１
２）のコレクタ抵抗を小さくするために高不純物濃度と
すると、縦型ＰＮＰ ）ランジスタ（１４）に対応する
Ｎ型の埋込み層（２〉も高不純物濃度となる。そのため
、この埋込み層（２〉のはい−ヒがりが大きいために、
埋込み層（２）上のＰ型のコレクタ埋込み層（４）のは
い上がり量は小さくなり、コレクタ抵抗が大きくなる問
題を有していた。Also, a vertical PNP transistor (14) and a normal NP transistor (14)
Since it has the same impurity concentration as the N-type buried layer (2) of the N transistor (12), it is different from the normal NPNh transistor (12).
If the impurity concentration is high in order to reduce the collector resistance of 2), the N-type buried layer (2>) corresponding to the vertical PNP transistor (14) will also have a high impurity concentration. Nohai - Because of the large amount of heat,
The amount of creeping up of the P-type collector buried layer (4) on the buried layer (2) becomes small, resulting in a problem that the collector resistance increases.
従って従来において、ＮＰＮトランジスタのコレクタ抵
抗を小さくしようとして高濃度に不純物をデポジットす
ると、ロゼツトが生じ、しかもＰＮＰトランジスタのコ
レクタ抵抗が大きくなる問題点を有している。Therefore, in the prior art, when impurities are deposited at a high concentration in an attempt to reduce the collector resistance of an NPN transistor, rosettes occur and the collector resistance of the PNP transistor increases.
（ニ）課題を解決するための手段
本発明は前述の課題に鑑みてなされ、第２の埋込み層（
２５）の不純物濃度で、第１の埋込み層＜２４）と第２
の埋込み層（２５）を形成した後、再度第１の埋込み層
（２４）に不純物を拡散することで解決し、またこの工
程によって作られた第１の埋込み層（２４）と第２の埋
込み層（２５）上に、エピタキシャル層を夫々コレクタ
、ベースとした縦型トランジスタを形成することで解決
するものである。(d) Means for Solving the Problems The present invention has been made in view of the above-mentioned problems, and the second buried layer (
With an impurity concentration of 25), the first buried layer <24) and the second
After forming the buried layer (25), the solution is to diffuse impurities into the first buried layer (24) again, and the first buried layer (24) and second buried layer (24) created by this process are This problem is solved by forming a vertical transistor on the layer (25) with the epitaxial layer as the collector and base, respectively.
（ネ）作用
実験に依ればデポジットする濃度が高い程ロゼツトの発
生率が高いことが判明した。そのため第２の埋込み層（
２５）を決定できる不純物濃度で設定したグラス膜は、
不純物濃度が低いのでロゼツトの発生を防止できる。(f) Effect experiments have revealed that the higher the deposit concentration, the higher the incidence of rosettes. Therefore, the second buried layer (
25) The glass film set at an impurity concentration that can determine
Since the impurity concentration is low, the generation of rosettes can be prevented.
また第１の埋込み層（２４）へ複数回に渡り不純物を拡
散することで、第１の埋込み層（２４）の不純物濃度は
高く、第２の埋込み層（２５）の不純物濃度は低く設定
できる。Furthermore, by diffusing impurities into the first buried layer (24) multiple times, the impurity concentration of the first buried layer (24) can be set high and the impurity concentration of the second buried layer (25) can be set low. .
従って第２の埋込み層（２５）上に形成される第３の埋
込み層（２９）のはい上がり量を大きくとれ、夫々のト
ランジスタ（３７） 、 （３ｇ）のコレクタ抵抗を小
さくできる。Therefore, the amount of creeping of the third buried layer (29) formed on the second buried layer (25) can be increased, and the collector resistance of each of the transistors (37) and (3g) can be reduced.
（へ）実施例
まず本発明で構成される半導体集積回路（２１）の構成
を説明する。この構成は第１図の如く、Ｐ型の半導体基
板（２２）と、この半導体基板（２２〉上に積層された
Ｎ型のエピタキシャル層（２３）と、前記半導体基板（
２２）と前記エピタキシャル層（２３）との間に形成さ
れるＮ０型の第１の埋込み層（２４）および第２の埋込
みＪｉｌｔ（２５）と、前記第１の埋込み層（２４）お
よび第２の埋込み層（２５）の周囲に対応し、前記エピ
タキシャル層（２３）表面より前記半導体基板（２２）
に到達するＰ＋型の上下分離領域（２６）によって形成
される第１の島領域（２７）および第２の島領域（２８
）と、この第２の島領域（２８）上に形成されたＰ＋型
のコレクタ埋込み層となる第３の埋込み層（２９）と、
前記第１の島領域（２７）の前記エピタキシャル層（２
３）表面より前記第１の埋込み層（２４）に到達するＮ
＋型のコレクタ導出領域（３０）と、前記第１の島領域
（２７）内に形成されるＰ型のベース領域（３１）およ
びＮ型のエミッタ領域（３２）と、前記第２の島領域（
２８）の前記エピタキシャル層（２３）表面より前記第
３の埋込み層（２９）に到達するＰ４型のコレクタ導出
領域〈３３）と、前記コレクタ導出領域（３３）で囲ま
れるＮ型のベース領域（３４）と、このベース領域（３
４）内に形成されるＮ＋型のベースコンタクト領域（３
５）およびＰ型のエミッタ領域（３６）とにより構成さ
れる。(F) Embodiment First, the structure of a semiconductor integrated circuit (21) constructed according to the present invention will be explained. As shown in FIG. 1, this configuration includes a P-type semiconductor substrate (22), an N-type epitaxial layer (23) laminated on this semiconductor substrate (22), and the semiconductor substrate (22)
22) and the epitaxial layer (23), a first buried layer (24) and a second buried Jilt (25) of the N0 type are formed between the first buried layer (24) and the second buried layer (25). Corresponding to the periphery of the buried layer (25) of the semiconductor substrate (22) from the surface of the epitaxial layer (23).
A first island region (27) and a second island region (28) formed by a P+ type upper and lower separation region (26) reaching
), a third buried layer (29) forming a P+ type collector buried layer formed on the second island region (28),
The epitaxial layer (2) of the first island region (27)
3) N reaching the first buried layer (24) from the surface
a +-type collector lead-out region (30), a P-type base region (31) and an N-type emitter region (32) formed in the first island region (27), and the second island region (
A P4 type collector lead-out region <33) reaching the third buried layer (29) from the surface of the epitaxial layer (23) of 28), and an N-type base region (33) surrounded by the collector lead-out region (33). 34) and this base region (3
4) N+ type base contact region (3) formed in
5) and a P-type emitter region (36).
以上の構成により第１図の左側には通常のＮＰＮトラン
ジスタ（３７）が、右側には縦型のＰＮＰ トランジス
タ（３８）が形成される。With the above configuration, a normal NPN transistor (37) is formed on the left side of FIG. 1, and a vertical PNP transistor (38) is formed on the right side.
次に本発明の半導体集積回路の製造方法を第２図Ａ乃至
第２図Ｈを参照しながら詳述する。Next, a method for manufacturing a semiconductor integrated circuit according to the present invention will be described in detail with reference to FIGS. 2A to 2H.
先ず第２図Ａに示す如く、Ｐ型の半導体基板（２２）を
用意し、これを約１１００℃のスチーム雰囲気でシリコ
ン酸化膜（３９）を形成する。そして前記第１の埋込み
層（２４）と第２の埋込み層（２５）に対応するシリコ
ン酸化膜（３９）を、通常の蝕刻法で蝕刻し、第１の開
口部（４０）と第２の開口部（４１）を形成する。その
後アンチモン（Ｓｂ）入りのグラス膜をスピンコーター
により被覆し、アンチモンを半導体基板（２２〉にデポ
ジットする。First, as shown in FIG. 2A, a P-type semiconductor substrate (22) is prepared, and a silicon oxide film (39) is formed on it in a steam atmosphere at about 1100°C. Then, the silicon oxide film (39) corresponding to the first buried layer (24) and the second buried layer (25) is etched using a normal etching method to form the first opening (40) and the second buried layer (40). An opening (41) is formed. Thereafter, a glass film containing antimony (Sb) is coated using a spin coater, and antimony is deposited onto the semiconductor substrate (22).
本工程においてアンチモンのデポジットされた濃度は、
前記第２の埋込み層（２５）の濃度が決定される濃度と
する。後で説明を加えるが、第２の埋込み層（２５）は
、縦型ＰＮＰ ）ランジスタ（３８〉のコレクタ抵抗を
小さくするために低濃度とするので、前記第１の埋込み
層（２４）と第２の埋込み層（２５）の表面はロゼツト
の発生が少なくなっている。The concentration of antimony deposited in this process is
The concentration is determined to be the concentration of the second buried layer (25). As will be explained later, the second buried layer (25) has a low concentration in order to reduce the collector resistance of the vertical PNP transistor (38), so that the first buried layer (24) and the first buried layer (24) are The surface of the buried layer (25) of No. 2 has fewer rosettes.
次に、第２図Ｂに示す如く、前記グラス膜とシフコン酸
化膜（３９）とを除去した後再度シリコン酸化膜（４２
）を形成し、再度前記第１の埋込み層（２４）に対応す
るシリコン酸化膜（４２）を蝕刻し、半導体基板（２２
）を露出させて、第１の開口部（４０）を形成する。Next, as shown in FIG. 2B, after removing the glass film and the Schifcon oxide film (39), the silicon oxide film (42) is removed again.
) is formed, and the silicon oxide film (42) corresponding to the first buried layer (24) is etched again to form a semiconductor substrate (22).
) to form a first opening (40).
次に、第２図Ｃに示す如く、第１の埋込み層（２４）の
不純物濃度が決定できるように、所定の濃度のアンチモ
ン（ｓｂ）を有するグラス膜を再度スピンコードし、前
記第１の開口部（４０）の半導体基板（２２）表面にア
ンチモンをデポジットする。その後前記グラス膜を除去
し、約１２５０°Ｃで熱処理をしアンチモンを再度拡散
する。Next, as shown in FIG. 2C, the glass film containing antimony (sb) at a predetermined concentration is again spin-coded so that the impurity concentration of the first buried layer (24) can be determined. Antimony is deposited on the surface of the semiconductor substrate (22) in the opening (40). Thereafter, the glass film is removed and heat treated at about 1250°C to diffuse antimony again.
ここでグラス膜の不純物濃度は、前述同様に低濃度であ
るのでロゼツトの発生を抑制できる。Here, since the impurity concentration of the glass film is low as described above, the generation of rosettes can be suppressed.
以上の工程は本発明の特徴となる点であり、第１の埋込
み層（２４）は高濃度に、第２の埋込み層（２５）は低
濃度に設定される。そのため後で形成されるコレクタ埋
込み層となる第２の埋込み層（２５）上の第３の埋込み
層（２９）のはい上がり量を大きくとれるので、縦型Ｐ
ＮＰ トランジスタ（３８）のコレクタ抵抗を小さくで
きる。しかもロゼツトの発生が抑制できるので、コレク
ターエミッタ間のリーク電流を減少し、良好な特性のト
ランジスタを形成できる。The above process is a feature of the present invention, and the first buried layer (24) is set to a high concentration, and the second buried layer (25) is set to a low concentration. Therefore, it is possible to increase the amount of creeping of the third buried layer (29) on the second buried layer (25) which will be formed later as the collector buried layer.
The collector resistance of the NP transistor (38) can be reduced. Moreover, since the generation of rosettes can be suppressed, leakage current between the collector and emitter can be reduced, and a transistor with good characteristics can be formed.
尚、第２図Ｂ、第２図Ｃで形成された第１の埋込み層（
２４）の不純物濃度が未だ低い時は、第２図Ｂ、第２図
Ｃの工程を繰り返して実現しても良い。また第２の開口
部（２５）を２回以上に分け、前述したデポジット濃度
より低濃度でデポジットすれば更にロゼツトを減少でき
る。Note that the first buried layer formed in FIGS. 2B and 2C (
When the impurity concentration in step 24) is still low, the steps shown in FIG. 2B and FIG. 2C may be repeated. Moreover, the rosettes can be further reduced by dividing the second opening (25) into two or more times and depositing at a lower concentration than the above-mentioned deposit concentration.
この後、第２図りの如く、前記第１の埋込み層（２４）
と第２の埋込み層（２５）の周囲に形成される上下分離
領域（２６）に対応するシリコン酸化膜（４２）と、前
記第２の埋込み層（２５）の一部に対応するジノコン酸
化膜（４２）を除去する。モしてボロン（Ｂ）の含有さ
れたグラス膜をコートし、夫々の除去領域にボロンをデ
ポジットする。After this, as shown in the second diagram, the first buried layer (24)
and a silicon oxide film (42) corresponding to the upper and lower isolation regions (26) formed around the second buried layer (25), and a Zinocon oxide film corresponding to a part of the second buried layer (25). (42) is removed. A glass film containing boron (B) is then coated, and boron is deposited in each region to be removed.
次に、第２回目に示す如く、前工程で形成されたグラス
膜およびシリコン酸化膜（４２）を、半導体基板＜２２
）より除去し、この半導体基板（２２）上にＮ型のエピ
タキシャル層（２３）を形成する。そして第１乃至第３
の埋込み層（２４） 、 （２５） 、 （２９）や上
拡散層（４３）を熱処理によって更に拡散する。Next, as shown in the second step, the glass film and silicon oxide film (42) formed in the previous step are applied to the semiconductor substrate <22
), and an N-type epitaxial layer (23) is formed on this semiconductor substrate (22). and the first to third
The buried layers (24), (25), (29) and the upper diffusion layer (43) are further diffused by heat treatment.
従ってＰ型の半導体基板（２２）とＮ型のエピタキシャ
ル層（２３）との間には、第１の埋込み層（２４）、第
２の埋込み［（２５）、上下分離領域（２６）の上拡散
層（４３）および第２の埋込み層（２５）上の第３の埋
込み層（２９）が形成される。また第１の埋込み層（２
４）の不純物濃度は、第２の埋込み層（２５）の不純物
濃度より高く設定されているので、第１の埋込み層〈２
４）の方がはい上がり量が大きくなる。従ってコレクタ
抵抗を小さくできる。一方、第２の埋込み層（２５）は
第１の埋込み層（２４）よりはい上がり量を小さくでき
るので、その分、第２の埋込み層（２５）上の第３の埋
込み層（２９）のはい上がり量を大きくとれ、この領域
（２９）もコレクタ抵抗を小さくできる。Therefore, between the P-type semiconductor substrate (22) and the N-type epitaxial layer (23), there is a first buried layer (24), a second buried layer (25), and a layer above the upper and lower separation regions (26). A third buried layer (29) is formed on the diffusion layer (43) and the second buried layer (25). In addition, the first buried layer (2
Since the impurity concentration of 4) is set higher than that of the second buried layer (25), the impurity concentration of the first buried layer (25) is set higher than that of the second buried layer (25).
4) results in a larger amount of crawling. Therefore, the collector resistance can be reduced. On the other hand, the amount of creeping of the second buried layer (25) can be smaller than that of the first buried layer (24), so the amount of creeping of the third buried layer (29) on the second buried layer (25) can be reduced accordingly. The amount of creeping can be increased, and the collector resistance can also be reduced in this region (29).
次に、第２回目の如く、前工程によって形成されたシリ
コン酸化膜（４４）を選択的に除去し、第１の埋込み１
（２４）上に形成されるＮ１型のコレクタ導出領域（３
０）に対応する領域と第３の埋込み層（２９）−ヒに形
成されるＮ型のベース領域（３４）に対応する領域のエ
ピタキシャル層（２３）を露出させる。そしてコレクタ
導出領域（３０〉とベース領域（３４）を拡散して形成
する。ここで拡散法としては、前述したグラス膜で拡散
しても良いし、イオン注入法等で拡散しても良い。Next, as in the second step, the silicon oxide film (44) formed in the previous step is selectively removed, and the first buried 1
(24) N1 type collector lead-out region (3
The epitaxial layer (23) is exposed in a region corresponding to 0) and a region corresponding to an N-type base region (34) formed in the third buried layer (29)-1. Then, the collector lead-out region (30>) and the base region (34) are formed by diffusion.The diffusion method here may be by using the glass film described above, or by ion implantation.
更に、第２図Ｇに示す如く、−上下分離領域（２６）の
上拡散層（４５）および第３の埋込み層（２９）に対応
するコレクタ導出領域（３３）を形成する。Furthermore, as shown in FIG. 2G, a collector lead-out region (33) corresponding to the upper diffusion layer (45) and the third buried layer (29) of the upper and lower isolation region (26) is formed.
本工程の拡散は、前記上下分離領域（２６）の上拡散層
（４５）と上拡散層り４３）が到達し、且つ第３の埋込
み層（２９）にはコレクタ導出領域（３３）が到達する
ように、処理される。そのため前記ベース領域（３４）
も破線の如く形成される。また上下分離領域（２６）に
よって、第１の島領域（２７）と第２の島領域（２８）
が形成される。In the diffusion in this step, the upper diffusion layer (45) and the upper diffusion layer 43) of the upper and lower separation regions (26) reach the third buried layer (29), and the collector derivation region (33) reaches the third buried layer (29). Processed as follows. Therefore, the base area (34)
is also formed as shown by the broken line. Furthermore, the upper and lower separation regions (26) separate the first island region (27) and the second island region (28).
is formed.
最後に、第２回目に示す如く、第１の島領域（２７）に
はＰ型のベース領域（３１）が、第２の島領域（２８）
にはＰ型のエミッタ領域（３６）が形成される。またこ
の後で、前記ベース領域（３１）にはＮ４型のエミッタ
領域（３２）が、前記第２の島領域（２８）にはＮ＋型
のベースコンタクト領域（３５）が形成される。Finally, as shown in the second part, the P-type base region (31) is located in the first island region (27), and the P-type base region (31) is located in the second island region (28).
A P-type emitter region (36) is formed therein. After this, an N4 type emitter region (32) is formed in the base region (31), and an N+ type base contact region (35) is formed in the second island region (28).
以上の工程によって、第１の島領域（２７）には縦型Ｎ
ＰＮ）ランジスタ（３７）が、第２の島領域（２８）に
は縦型ＰＮＰ ！−ランジスタ（３８）が形成される。Through the above steps, the first island region (27) has a vertical N
PN) transistor (37), and the second island region (28) is a vertical PNP! - a transistor (38) is formed;
＜ト）発明の効果
以上の説明からも明らかな如く、先ず第１に、第２の埋
込み層（２５）が決定できる低不純物濃度で、第１回目
のデポジットを行うので、第１の埋込み層（２４）と第
２の埋込み層（２５）のロゼツト発生が抑制でき、しか
も次のデポジットでは、第１の埋込み層＜２４）のみに
行うので、第１回目のデポジット濃度で足りない分を補
うことになる。従って第２回目のデポジット濃度は低く
て良く、ここでもロゼツトの発生は抑制できる。そのた
めこの半導体基板（２２）上にエピタキシャル層＜２３
）を積層しても、層欠陥の発生が抑制できるので、第１
の島領域（２７）と第２の島領域（２８）に形成される
トランジスタ（３７） 、 （３８）のリークを防止で
きる。<g) Effects of the invention As is clear from the above explanation, firstly, the first deposit is performed at a low impurity concentration that allows the second buried layer (25) to be determined. The generation of rosettes in (24) and the second buried layer (25) can be suppressed, and since the next deposit is performed only on the first buried layer <24), the insufficient concentration of the first deposit can be compensated for. It turns out. Therefore, the second deposit concentration may be low, and the occurrence of rosettes can be suppressed here as well. Therefore, on this semiconductor substrate (22), an epitaxial layer <23
) can suppress the occurrence of layer defects, so the first
It is possible to prevent leakage from the transistors (37) and (38) formed in the island region (27) and the second island region (28).
第２に、第２の埋込み層（２５）が決定できる濃度より
も低い濃度で第１回目のデポジットを行い、次に第２の
埋込み層（２５）を決定できる低い濃度で第２回目のデ
ポジットをし、更に第１の埋込み層（２４）を決定する
濃度で、第１の埋込み層（２４）のみをデポジットする
というような工程、つまり第１の埋込み層（２４）と第
２の埋込み層（２５）のデポジット回数を複数とし、し
かも第１の埋込み層（２４）と第２の埋込み層（２５）
のデポジット回数を異ならしめることで、更にロゼツト
発生を防止できる。Second, a first deposit is made at a lower concentration than the second buried layer (25) can be determined, and then a second deposit is made at a lower concentration that the second buried layer (25) can be determined. and then depositing only the first buried layer (24) at a concentration that determines the first buried layer (24), that is, the first buried layer (24) and the second buried layer. (25) is deposited multiple times, and the first buried layer (24) and the second buried layer (25)
By making the number of deposits different, the occurrence of rosettes can be further prevented.
第３に、前述した如く、第１の埋込み層（２４）の不純
物濃度を高く設定できるので、第１の島領域（２７）に
形成されるコレクタ抵抗は小さくできる。Thirdly, as described above, since the impurity concentration of the first buried layer (24) can be set high, the collector resistance formed in the first island region (27) can be made small.
また第２の埋込み層（２５）の不純物濃度は低く設定で
きるので、第２の埋込み層（２５）のはい−ヒがり量を
小さくできる。従ってこの第２の埋込み層（２５）上の
第３の埋込み層（２９）は、第２の埋込み層（２５）の
はい上がり量が小さくできる分だけ、はい上がり量を大
きくできるので、第２の島領域（２８）に形成されるト
ランジスタ（３８）のコレクタ抵抗も小さくできる。Furthermore, since the impurity concentration of the second buried layer (25) can be set low, the amount of overhang of the second buried layer (25) can be reduced. Therefore, the amount of crawling of the third buried layer (29) on the second buried layer (25) can be increased by the amount that the amount of crawling of the second buried layer (25) can be reduced. The collector resistance of the transistor (38) formed in the island region (28) can also be reduced.
第１図は、本発明の半導体集積回路の製造方法によって
構成される半導体集積回路の断面図、第２図Ａ乃至第２
回目は、本発明の半導体集積回路の製造方法を説明する
断面図、第３図Ａ乃至第３回目は、従来の半導体集積回
路の製造方法を説明する断面図である。FIG. 1 is a sectional view of a semiconductor integrated circuit constructed by the method of manufacturing a semiconductor integrated circuit of the present invention, and FIGS.
The third time is a cross-sectional view explaining the method of manufacturing a semiconductor integrated circuit according to the present invention, and the third time from FIG. 3A is a cross-sectional view explaining a conventional method of manufacturing a semiconductor integrated circuit.
Claims (3)
膜を形成する第１の工程と、 前記シリコン酸化膜を蝕刻し、第１の開口部と第２の開
口部を形成する第２の工程と、 少なくとも前記第１の開口部と第２の開口部に逆導電型
の不純物を有したグラス膜を形成し、この不純物を前記
半導体基板上にデポジットする第３の工程と、 前記半導体基板上に形成されたグラス膜およびシリコン
酸化膜を除去し、再度この半導体基板上にシリコン酸化
膜を形成する第４の工程と、前記第１の開口部に対応す
る前工程によって形成されたシリコン酸化膜を除去する
第５の工程と、 少なくとも前記第１の開口部に逆導電型の不純物を有し
たグラス膜を形成し、この不純物を前記第１の埋込み層
上にデポジットする第６の工程とを少なくとも有するこ
とを特徴とした半導体集積回路の製造方法。(1) A first step of forming a silicon oxide film on a silicon semiconductor substrate of one conductivity type, and a second step of etching the silicon oxide film to form a first opening and a second opening. a third step of forming a glass film containing impurities of opposite conductivity type in at least the first opening and the second opening, and depositing the impurities on the semiconductor substrate; a fourth step of removing the glass film and silicon oxide film formed on the semiconductor substrate and forming a silicon oxide film again on the semiconductor substrate; and a silicon oxide film formed in the previous step corresponding to the first opening. and a sixth step of forming a glass film having an impurity of an opposite conductivity type in at least the first opening and depositing this impurity on the first buried layer. A method for manufacturing a semiconductor integrated circuit, comprising at least the following.
数の不純物のデポジットをする請求項第１項記載の半導
体集積回路の製造方法。(2) The method of manufacturing a semiconductor integrated circuit according to claim 1, wherein the impurity is deposited in the first opening and the second opening a different number of times.
成される上下分離領域の下拡散層と、前記第２の埋込み
層上に一導電型の第３の埋込み層を形成した後に、半導
体基板上にエピタキシャル層を積層し、前記第１の埋込
み層上にはエピタキシャル層をコレクタとした縦型トラ
ンジスタを形成し、前記第３の埋込み層上にはエピタキ
シャル層をベースとした縦型トランジスタを形成する請
求項第１項または第２項記載の半導体集積回路の製造方
法。(3) A third buried layer of one conductivity type is formed on a lower diffusion layer of the upper and lower isolation regions formed around the first buried layer and the second buried layer, and on the second buried layer. Later, an epitaxial layer is laminated on the semiconductor substrate, a vertical transistor is formed on the first buried layer with the epitaxial layer as a collector, and a vertical transistor is formed on the third buried layer with the epitaxial layer as a base. 3. The method of manufacturing a semiconductor integrated circuit according to claim 1, wherein a type transistor is formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63263109A JP2714055B2 (en) | 1988-10-19 | 1988-10-19 | Method for manufacturing semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63263109A JP2714055B2 (en) | 1988-10-19 | 1988-10-19 | Method for manufacturing semiconductor integrated circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1065517A Division JPH02110965A (en) | 1989-03-16 | 1989-03-16 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02110937A true JPH02110937A (en) | 1990-04-24 |
| JP2714055B2 JP2714055B2 (en) | 1998-02-16 |
Family
ID=17384954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63263109A Expired - Fee Related JP2714055B2 (en) | 1988-10-19 | 1988-10-19 | Method for manufacturing semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2714055B2 (en) |
-
1988
- 1988-10-19 JP JP63263109A patent/JP2714055B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2714055B2 (en) | 1998-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2557750B2 (en) | Optical semiconductor device | |
| JPH05347383A (en) | Manufacture of integrated circuit | |
| EP0051534A2 (en) | A method of fabricating a self-aligned integrated circuit structure using differential oxide growth | |
| JPH02110937A (en) | Manufacture of semiconductor integrated circuit | |
| JPH02110965A (en) | Semiconductor integrated circuit | |
| JPS58206158A (en) | Manufacture of semiconductor device | |
| JPH02135739A (en) | Manufacture of semiconductor integrated circuit | |
| JPS62216356A (en) | Manufacture of semiconductor integrated circuit | |
| JPS628939B2 (en) | ||
| JPH0271526A (en) | Semiconductor integrated circuit and manufacture thereof | |
| KR0154307B1 (en) | Method of fabricating semiconductor device | |
| JP2656125B2 (en) | Method for manufacturing semiconductor integrated circuit | |
| JPH01161753A (en) | Manufacture of semiconductor integrated circuit | |
| JPH0389562A (en) | Semiconductor device | |
| JPH025429A (en) | Manufacture of lateral pnp transistor | |
| JPH03201443A (en) | Manufacture of semiconductor integrated circuit | |
| JPH01130553A (en) | Manufacture of semiconductor integrated circuit | |
| JPH01184944A (en) | Semiconductor integrated circuit | |
| JPS599967A (en) | Manufacture of semiconductor device | |
| JPH03180029A (en) | Manufacture of semiconductor device | |
| JPS6377145A (en) | Semiconductor integrated circuit | |
| JPH06181215A (en) | Semiconductor integrated circuit | |
| JPH02159035A (en) | Integrated circuit device | |
| JPH02337A (en) | Manufacture of semiconductor integrated circuit | |
| JPH05243249A (en) | Manufacture of bipolar transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |