JPH04152531A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
Ｃ概 要）
不純物を含む多結晶シリコンより形成したトランジスタ
の電極に金属配線をコンタクトさせる工程を含む半導体
装置の製造方法に関し、トランジスタのエミッタ等の電
極を構成する多結晶シリコン膜とこれに接続される金属
配線とのコンタクト抵抗を低減することを目的とし、ト
ランジスタの′Ｉ：１８ｉｌ材料となる多結晶シリコン
膜に２種以上の不純物をそれぞれ固溶度まで含有させる
工程と、前記多結晶シリコン膜の上に金属性配線層を形
成する工程とを含み構成する。[Detailed Description of the Invention] C Overview) A method for manufacturing a semiconductor device including a step of contacting a metal wiring with an electrode of a transistor formed from polycrystalline silicon containing impurities, the polycrystalline silicon constituting the electrode such as the emitter of the transistor. A process in which two or more types of impurities are incorporated into the polycrystalline silicon film, which is the I:18il material of the transistor, up to solid solubility, with the aim of reducing the contact resistance between the silicon film and the metal wiring connected to it. and forming a metal wiring layer on the polycrystalline silicon film.
本発明は、半導体装置の製造方法に関し、より詳しくは
、不純物を含む多結晶シリコンより形成したトランジス
タの電極に金属配線をコンタクトさせる工程を含む半導
体装置の製造方法に関する。The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a semiconductor device including a step of bringing a metal wiring into contact with an electrode of a transistor formed from polycrystalline silicon containing impurities.
［従来の技術］
シリコン基板にバイポーラトランジスタを形成する工程
を例示すると次のようになる。[Prior Art] An example of a process for forming a bipolar transistor on a silicon substrate is as follows.
即ち、第２図に見られるように、ｐ型シリコン基板ａの
上にｎ′″型埋込層す及びｎ型コレクタ層Ｃを積層した
後に、エミッタ形成領域周囲のコレクタ層Ｃと選択酸化
膜ｄの上に、絶縁膜ｒに覆われたベース引出電極ｅを形
成する。That is, as shown in FIG. 2, after laminating an n''' type buried layer and an n type collector layer C on a p type silicon substrate a, the collector layer C and selective oxide film around the emitter formation region are laminated. A base extraction electrode e covered with an insulating film r is formed on d.
この後に、ベース引出電極ｅの中の窓ｇを通してコレク
タ層Ｃに硼素等のｐ型不純物を注入する（第２図（ａ）
）。After this, a p-type impurity such as boron is implanted into the collector layer C through the window g in the base extraction electrode e (Fig. 2(a)).
).
次に、全体に多結晶シリコン膜りを積層し、その中に砒
素イオン（Ａｓ・）を注入した後に、この多結晶シリコ
ン）Ｉｈをパターニングして窓ｇの内部とその周辺にそ
の膜りを残存させてエミッタ上山電極ｉを形成する（第
２図（ｂ））。Next, a polycrystalline silicon film is laminated over the entire surface, and arsenic ions (As) are implanted into it, and then this polycrystalline silicon film Ih is patterned to form the film inside and around the window g. This is left to form the emitter upper electrode i (FIG. 2(b)).
さらに、第２図（ｃ）に示すように、コレクタ層Ｃに注
入されたｐ型不純物を拡散して内部ベース層ｊを形成し
、また、エミッタ引出電極ｉの砒素を活性化するととも
に、その砒素をエミッタ形成領域に拡散させることによ
り、内部ベース層ｊの上にエミツタ層ｋを形成する。同
時に、ベース引出電極ｅ内部の不純物をコレクタ層Ｃの
上部に拡散して外部ベース層１を形成する。Furthermore, as shown in FIG. 2(c), the p-type impurity implanted into the collector layer C is diffused to form an internal base layer j, and the arsenic in the emitter extraction electrode i is activated and its An emitter layer k is formed on the internal base layer j by diffusing arsenic into the emitter formation region. At the same time, impurities inside the base extraction electrode e are diffused into the upper part of the collector layer C to form the external base layer 1.
この後に、エミッタ引出電極１は、眉間絶縁膜ｍの窓を
通してアルミニウム配線層ｎに接続されることになる。Thereafter, the emitter lead electrode 1 is connected to the aluminum wiring layer n through the window of the glabella insulating film m.
ところで、エミッタ引出電極ｉとなる多結晶シリコンｌ
ｈＯ中の砒素は、一般に固溶度まで注入される。これは
、多結晶シリコン膜りとアルミニウム電極層ｎとのコン
タクト抵抗が多結晶シリコン膜り中のキャリア濃度の平
方根に反比例して低減するからである。By the way, the polycrystalline silicon l that becomes the emitter extraction electrode i
Arsenic in hO is generally injected to solid solubility. This is because the contact resistance between the polycrystalline silicon film and the aluminum electrode layer n decreases in inverse proportion to the square root of the carrier concentration in the polycrystalline silicon film.
また、砒素を用いるのは、シリコンに対してドナー不純
物となる元素の中で最も固溶度が大きいからである。Furthermore, arsenic is used because it has the highest solid solubility in silicon among the elements that serve as donor impurities.
一方、エミッタ・ベース間の寄生容量を低減するために
エミツタ層にの寸法を縮小すると、エミッタ引出電極ｉ
とアルミニウム電極層ｎとのコンタクト面積が小さくな
ってコンタクト抵抗が増大するので、可能な限り不純物
濃度を大きくする必要がある。On the other hand, if the dimensions of the emitter layer are reduced in order to reduce the parasitic capacitance between the emitter and the base, the emitter lead electrode i
Since the contact area between the aluminum electrode layer n and the aluminum electrode layer n becomes smaller and the contact resistance increases, it is necessary to increase the impurity concentration as much as possible.
しかし、砒素を固溶度以上に注入すると、不純物が析出
するだけであって、コンタクト抵抗が低減することには
ならない。However, if arsenic is implanted in an amount higher than the solid solubility, impurities will simply precipitate, and the contact resistance will not be reduced.
本発明はこのような問題に鑑みてなされたものであって
、エミッタ等の電極を構成する多結晶シリコン膜とこれ
に接続される金属配線層とのコンタクト抵抗を低減する
ことができる半導体装置の製造方法を提供することを目
的とする。The present invention has been made in view of these problems, and provides a semiconductor device that can reduce the contact resistance between a polycrystalline silicon film constituting an electrode such as an emitter and a metal wiring layer connected to the polycrystalline silicon film. The purpose is to provide a manufacturing method.
上記した課題は、第１図に例示するように、ｎｐｎバイ
ポーラトランジスタのエミッタ材料となる多結晶シリコ
ン膜に、砒素を固溶度まで含ませるとともに、燐を含有
させる工程と、前記多結晶シリコン膜の上に金属配線層
を形成する工程とを有することを特徴とする半導体装置
の製造方法、または、ｎｐｎバイポーラトランジスタの
エミッタ材料となる多結晶シリコン膜に、砒素を固溶度
まで含ませるとともに、燐及びアンチモンを含有させる
工程と、前記多結晶シリコン膜の上に金属配線層を形成
する工程とを有することを特徴とする半導体装置の製造
方法、
または、トランジスタの電極材料となる多結晶シリコン
膜に２種以上の不純物をそれぞれ固溶度まで含有させる
工程と、前記多結晶シリコン膜の上に金属配線層を形成
する工程とを有することを特徴とする半導体装置の製造
方法によって達成する。As illustrated in FIG. 1, the above-mentioned problems include a step of including arsenic to a solid solubility and phosphorus in a polycrystalline silicon film, which is an emitter material of an npn bipolar transistor, and A method for manufacturing a semiconductor device, the method comprising: forming a metal wiring layer thereon; A method for manufacturing a semiconductor device, comprising the steps of containing phosphorus and antimony, and forming a metal wiring layer on the polycrystalline silicon film, or a polycrystalline silicon film used as an electrode material of a transistor. This is achieved by a method for manufacturing a semiconductor device characterized by comprising the steps of: incorporating two or more types of impurities up to solid solubility, and forming a metal wiring layer on the polycrystalline silicon film.
本発明によれば、トランジスタの電極に用いられる多結
晶シリコン膜に注入する不純物を２種以上にしている０
例えば、ｎｐｎ ）ランジスタのエミッタ材料となる多
結晶シリコン膜に砒素イオンを固溶度まで注入するとと
もに、燐イオン、アンチモンイオン等を注入するように
している。According to the present invention, two or more types of impurities are implanted into the polycrystalline silicon film used for the electrode of the transistor.
For example, arsenic ions are implanted to a solid solubility into a polycrystalline silicon film serving as an emitter material of an npn (npn) transistor, and phosphorus ions, antimony ions, etc. are also implanted.
この場合、シリコンに対する各元素の固溶度は独立であ
るため、複数の元素、例えば砒素と燐、あるいは砒素、
燐及びアンチモンを多結晶シリコン膜に含ませてキャリ
ア数を増加させることは可能であり、キャリア数を増加
させることにより金属配線とのコンタクト抵抗が低減す
ることになる。In this case, since the solid solubility of each element in silicon is independent, multiple elements, such as arsenic and phosphorus, or arsenic,
It is possible to increase the number of carriers by including phosphorus and antimony in the polycrystalline silicon film, and by increasing the number of carriers, the contact resistance with metal wiring is reduced.
そこで、以下に本発明の詳細を図面に基づいて説明する
。Therefore, the details of the present invention will be explained below based on the drawings.
第１図は、本発明の一実施例の工程を示す断面図であっ
て、図中符号１は、ｐ型のシリコン基板で、このシリコ
ン基板１の上層にはｎ゛型埋込層２が不純物拡散によっ
て形成され、また、埋込層２の上にはシリコンよりなる
ｎ型コレクタ層３がエピタキシャル成長されている。FIG. 1 is a sectional view showing the steps of an embodiment of the present invention, in which reference numeral 1 is a p-type silicon substrate, and an n-type buried layer 2 is formed on the upper layer of the silicon substrate 1. It is formed by impurity diffusion, and an n-type collector layer 3 made of silicon is epitaxially grown on the buried layer 2.
さらに、コレクタ層３の表面のうち、ベース形成領域Ｂ
及びコレクタコンタクト領域Ｃの周囲には選択酸化膜４
が形成され、また、コレクタコンタクト領域Ｃには選択
酸化膜４をマスクにしてｎ型不純物イオンが注入されて
おり、これにより埋込層２に到達するコレクタコンタク
ト層５が形成されている（第１図（ａ））。Furthermore, the base forming region B of the surface of the collector layer 3
and a selective oxide film 4 around the collector contact region C.
is formed, and n-type impurity ions are implanted into the collector contact region C using the selective oxide film 4 as a mask, thereby forming a collector contact layer 5 that reaches the buried layer 2. Figure 1(a)).
この後に、ＣＶＤ法によって第一の多結晶シリコンＭ６
を３０Ｏｎ−の厚さに成長し、この中に硼素イオンをド
ーズ量Ｉ Ｘ １０ ”／ｃｄの条件で注入してから、
さらに、膜厚４００ｎｍの５ｔ（ｈ膜７をＣＶＤ法によ
り積層する（第１図（ｂ））。After this, first polycrystalline silicon M6 is formed by CVD method.
was grown to a thickness of 30On-, boron ions were implanted into the film at a dose of I x 10''/cd, and then
Further, a 5T (h film 7) having a thickness of 400 nm is laminated by CVD (FIG. 1(b)).
次に、フォトリソグラフィー法により多結晶シリコン膜
６及び５ｉ０２膜７をパターニングしてベース形成領域
Ｂの中央にあるエミッタ形成領域Ｅの上に開口部８を形
成するとともに、エミッタ形成領域Ｅから選択酸化膜４
の上に至る領域のみに多結晶シリコン膜６を残存させる
。このようにしてパターニングされた多結晶シリコン膜
６はベース引出電極９となる（第１図（Ｃ））。Next, the polycrystalline silicon film 6 and the 5i02 film 7 are patterned by photolithography to form an opening 8 above the emitter formation region E in the center of the base formation region B, and selectively oxidize the emitter formation region E. membrane 4
Polycrystalline silicon film 6 is left only in the region above. The polycrystalline silicon film 6 patterned in this manner becomes the base lead-out electrode 9 (FIG. 1(C)).
ついで、エミッタ形成領域Ｅにあるコレクタ層３の上面
に薄い熱酸化ｒｌ！１．１０形成した後に、開口部８を
通して硼素イオンをドーズ量５Ｘ１０”／ｃｊの条件で
コレクタ層３の上層に注入する。Next, a thin thermal oxidation rl! is applied to the upper surface of the collector layer 3 in the emitter formation region E! 1.10, boron ions are implanted into the upper layer of the collector layer 3 through the opening 8 at a dose of 5×10″/cj.
次に、ＣＶＤ法により全体にｓ ＋ ＯｚＨｆ！ （図
示せず）を形成した後にこの膜をＲＩＥ法によって異方
性エツチングし、ベース引出電極９の側部にそのＳｉＯ
□膜を残すことにより絶縁性サイドウオール１２を形成
する。なお、熱酸化膜１０は異方性エツチングの際に除
去される。Next, the entire surface is coated with s + OzHf! using the CVD method. (not shown), this film is anisotropically etched by RIE method, and the SiO
□The insulating sidewall 12 is formed by leaving the film. Note that the thermal oxide film 10 is removed during anisotropic etching.
この後に、基板温度を６００℃に加熱してＣＶＤ法によ
り膜厚２００ｎｍの第二の多結晶シリコンＭ １３ ヲ
１ｉｉｔル（第１ 図（ｄ））。Thereafter, the substrate temperature was heated to 600° C. and a second polycrystalline silicon M 13 film having a thickness of 200 nm was formed by CVD (FIG. 1(d)).
これに続いて、イオン注入法により砒素イオン（Ａｓ”
）を多結晶シリコンＷ！Ｘ１３中にドーピングする。Following this, arsenic ions (As”
) to polycrystalline silicon W! Doping into X13.
この場合のイオン注入の加速エネルギーは８０ｋｅＶ、
ドーズ量は２Ｘ１０′＆／ｃｊであり、これにより多結
晶シリコンＷ４１３中の砒素濃度を２ＸＩＯ”／ｃｄと
する。この濃度は、シリコンにおける燐の固溶度である
。The acceleration energy of ion implantation in this case is 80 keV,
The dose amount is 2X10'&/cj, thereby making the arsenic concentration in the polycrystalline silicon W413 2XIO''/cd. This concentration is the solid solubility of phosphorus in silicon.
そして、窒素雰囲気中で温度１０００ ’Ｃ１１５秒の
熱処理を行って、多結晶シリコン膜１３中の砒素を活性
化するとともに一様に分布させる一方、その砒素を開口
部８を通してコレクタＮ３中に拡散してｎ型エミツタ層
１４を形成する（第１図（ｅ））、この場合、開口部８
がら注入した硼素が拡散し、エミツタ層１４の下にｐ型
内部ベースＮ１５が形成される。さらに、ベース引出電
極９内の硼素が活性化して導電性を有することになる一
方、その硼素が下方に拡散してコレクタ層３の上層まで
達し、この拡散層がｐ型外部ベース層１１となる。Then, heat treatment is performed at a temperature of 1000'C for 115 seconds in a nitrogen atmosphere to activate and uniformly distribute the arsenic in the polycrystalline silicon film 13, and at the same time diffuse the arsenic into the collector N3 through the opening 8. to form the n-type emitter layer 14 (FIG. 1(e)), in this case, the opening 8
The implanted boron is diffused, and a p-type internal base N15 is formed under the emitter layer 14. Further, the boron in the base extraction electrode 9 is activated and becomes conductive, while the boron diffuses downward and reaches the upper layer of the collector layer 3, and this diffusion layer becomes the p-type external base layer 11. .
この後に、注入エネルギー２５ ｋｅν、ドーズ量５
Ｘ １０ ”／ｃ−の条件で、多結晶シリコンＷ９１３
の表面から１１００ｎの深さまで燐イオン（Ｐ゛）を注
入した後、これを活性化するために温度８゜０℃で１０
分間の熱処理を行う（第１図（ｆ））、これにより、多
結晶シリコン膜１３の上層部に燐が５ Ｘ １０ ”／
ｃｄの濃度で含まれることになる。この濃度は、燐の固
溶度である。After this, the implantation energy was 25 keν and the dose was 5
Polycrystalline silicon W913 under the condition of
After implanting phosphorus ions (P) to a depth of 1100n from the surface of the
A heat treatment is performed for 5 minutes (FIG. 1(f)), whereby phosphorus is deposited in the upper layer of the polycrystalline silicon film 13 in an amount of 5×10”/
It will be contained at a concentration of CD. This concentration is the solid solubility of phosphorus.
次に、フォトリソグラフィー法によって多結晶シリコン
膜１３をパターニングし、これをエミッ夕形成領域Ｅ、
コレクタコンタクト領域Ｃ及びそれらの周辺に残存させ
、エミッタ引出電極１６とコレクタ引出電極１７を形成
する（第１図（ｇ））。Next, the polycrystalline silicon film 13 is patterned by photolithography, and this is patterned into emitter formation regions E,
The emitter lead electrode 16 and the collector lead electrode 17 are left in the collector contact region C and their periphery (FIG. 1(g)).
このような処理を終えた後に、ＰＳＧよりなる層間絶縁
膜１８をＣＶＤ法によって全体に形成するとともに、こ
れをバターニングしてエミッタ上山電極１６、コレクタ
引出電極Ｉ７の上にコンタクトホール１９．２０を形成
する。さらに、へ−ス引出電極９の上のＳｉｎｇ膜７及
び層間絶縁膜１８をバターニングして第３のコンタクト
ホール２１を形成する（第１図（ｈ））。After completing such processing, an interlayer insulating film 18 made of PSG is formed on the entire surface by CVD, and this is patterned to form contact holes 19 and 20 above the emitter upper electrode 16 and the collector extraction electrode I7. Form. Further, the Sing film 7 and the interlayer insulating film 18 on the head extraction electrode 9 are patterned to form a third contact hole 21 (FIG. 1(h)).
この後に、スパッタ法等によって全体にアルミニうム膜
２２を形成しく第１図（ｉ））、これをフォトリソグラ
フィー法によってバターニングして、コンタクトホール
１９〜２１内を通る金属配線層２３〜２５を形成する（
第１図（ｊ））。Thereafter, an aluminum film 22 is formed on the entire surface by sputtering or the like (FIG. 1(i)), and this is patterned by photolithography to form metal wiring layers 23 to 25 passing through the contact holes 19 to 21. form (
Figure 1 (j)).
このようにして形成された半導体装置において、エミッ
タ引出電極１６を構成する多結晶シリコン膜１３に砒素
を含有させるだけでなく、砒素と同様にドナー不純物と
なる燐をドーピングしている。In the semiconductor device thus formed, the polycrystalline silicon film 13 constituting the emitter extraction electrode 16 is not only made to contain arsenic, but also doped with phosphorus, which serves as a donor impurity like arsenic.
この場合、シリコンに対する各元素の固溶度は独立であ
るために、燐を加えた分だけ多結晶シリコンＩＱ！１３
中のキャリア数が増加し、この結果、金属配線層２３と
のコンタクト抵抗が低減することになる。In this case, since the solid solubility of each element in silicon is independent, the polycrystalline silicon IQ increases by the amount of phosphorus added! 13
The number of carriers inside increases, and as a result, the contact resistance with the metal wiring layer 23 decreases.
上記した実施例では、エミッタ引出電極１６に砒素と燐
を固溶度まで含有させており、しかも、コンタクト抵抗
はキャリア濃度の平方根に反比例するので、砒素を固溶
度まで含ませた場合に比べてコンタクト抵抗は８９％低
減する。In the above embodiment, the emitter extraction electrode 16 contains arsenic and phosphorus up to solid solubility, and since the contact resistance is inversely proportional to the square root of the carrier concentration, compared to the case where arsenic is included up to solid solubility. The contact resistance is reduced by 89%.
また、上記した実施例ではコレクタ引出電極１７と金属
配線層２４のコレクタ抵抗も低減することになる。Furthermore, in the embodiment described above, the collector resistance of the collector lead electrode 17 and the metal wiring layer 24 is also reduced.
なお、上記した実施例は、ｎｐｎ型トランジスタについ
て説明したが、Ｐｎｐ型トランジスタのエミッタ引出電
極となる多結晶シリコン膜にＰ型不純物を２種以上ドー
プしてコンタクト抵抗を小さくすることができる。Although the above embodiments have been described with respect to npn type transistors, the contact resistance can be reduced by doping two or more types of p type impurities into the polycrystalline silicon film which becomes the emitter extraction electrode of the pnp type transistor.
また、上記した実施例はイオン注入法によって多結晶シ
リコン膜中に不純物を含ませたものであるが、膜の形成
と同時に不純物を含有させるようにしてもよい。Further, in the above embodiment, impurities are contained in the polycrystalline silicon film by ion implantation, but the impurities may be contained at the same time as the film is formed.
〔発明の効果］
本発明によれば、エミッタ等の電極材料となる多結晶シ
リコン膜に含ませる不純物を２種以上にしたので、シリ
コンに対する固溶度が独立となる各元素によって膜中の
キャリア数を増加させることができ、多結晶シリコン膜
の上に形成される金属配線とのコンタクト抵抗を低減す
ることが可能になる。[Effects of the Invention] According to the present invention, two or more types of impurities are included in the polycrystalline silicon film that is the material for electrodes such as emitters. This makes it possible to increase the number of metal wires formed on the polycrystalline silicon film and to reduce the contact resistance with the metal wiring formed on the polycrystalline silicon film.
第１図は、本発明の一実施例を示す断面図、第２図は、
従来方法の一例を示す断面図である。
（符号の説明）
ｌ・・・シリコン基板、
２・・・埋込層、
３・・・コレクタ層、
４・・・選択酸化膜、
５・・・コンタクト層
６．１３・・・多結晶シリコン膜、
７・・・ｓＩｏｚＭ、
９・・・ベース引出電極、
１０・・・熱酸化膜、
１１・・・外部ベース層、
１２・・・サイドウオール、
１４・・・エミツタ層、
１５・・・内部ベース層、
Ｉ６・・・エミッタ引出電極、
１７・・・コレクタ引出電極、
２４〜２６・・・金属配線層。
出 願 人 富士通株式会社FIG. 1 is a sectional view showing one embodiment of the present invention, and FIG. 2 is a sectional view showing an embodiment of the present invention.
FIG. 2 is a cross-sectional view showing an example of a conventional method. (Explanation of symbols) 1...Silicon substrate, 2...Buried layer, 3...Collector layer, 4...Selective oxide film, 5...Contact layer 6.13...Polycrystalline silicon Film, 7... sIozM, 9... Base extraction electrode, 10... Thermal oxide film, 11... External base layer, 12... Side wall, 14... Emitter layer, 15... Internal base layer, I6... Emitter extraction electrode, 17... Collector extraction electrode, 24-26... Metal wiring layer. Applicant Fujitsu Limited
Claims (3)
なる多結晶シリコン膜に、砒素を固溶度まで含ませると
ともに、燐を含有させる工程と、前記多結晶シリコン膜
の上に金属配線層を形成する工程とを有することを特徴
とする半導体装置の製造方法。(1) A step of including arsenic to a solid solubility and phosphorus in a polycrystalline silicon film that is an emitter material of an npn bipolar transistor, and a step of forming a metal wiring layer on the polycrystalline silicon film. A method of manufacturing a semiconductor device, comprising:
なる多結晶シリコン膜に、砒素を固溶度まで含ませると
ともに、燐及びアンチモンを含有させる工程と、 前記多結晶シリコン膜の上に金属配線層を形成する工程
とを有することを特徴とする半導体装置の製造方法。(2) A step of including arsenic to a solid solubility in a polycrystalline silicon film serving as an emitter material of an npn bipolar transistor, as well as phosphorus and antimony, and forming a metal wiring layer on the polycrystalline silicon film. A method for manufacturing a semiconductor device, comprising the steps of:
に２種以上の不純物をそれぞれ固溶度まで含有させる工
程と、 前記多結晶シリコン膜の上に金属配線層を形成する工程
とを有することを特徴とする半導体装置の製造方法。(3) A step of incorporating two or more types of impurities to a solid solubility in a polycrystalline silicon film serving as an electrode material of a transistor, and a step of forming a metal wiring layer on the polycrystalline silicon film. A method for manufacturing a featured semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27678290A JPH04152531A (en) | 1990-10-16 | 1990-10-16 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27678290A JPH04152531A (en) | 1990-10-16 | 1990-10-16 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04152531A true JPH04152531A (en) | 1992-05-26 |
Family
ID=17574294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27678290A Pending JPH04152531A (en) | 1990-10-16 | 1990-10-16 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04152531A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471085A (en) * | 1993-10-04 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with polycrystalline silicon emitter conductive layer |
| US6433366B1 (en) | 1999-07-27 | 2002-08-13 | Sharp Kabushiki Kaisha | Circuit-incorporating light receiving device and method of fabricating the same |
-
1990
- 1990-10-16 JP JP27678290A patent/JPH04152531A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471085A (en) * | 1993-10-04 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with polycrystalline silicon emitter conductive layer |
| US6433366B1 (en) | 1999-07-27 | 2002-08-13 | Sharp Kabushiki Kaisha | Circuit-incorporating light receiving device and method of fabricating the same |
| US6593165B2 (en) | 1999-07-27 | 2003-07-15 | Sharp Kabushiki Kaisha | Circuit-incorporating light receiving device and method of fabricating the same |
| KR100394212B1 (en) * | 1999-07-27 | 2003-08-09 | 샤프 가부시키가이샤 | Circuit-incorporating light receiving device and method of fabricating the same |
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