JPH0389562A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプレーナ型ｎｐｎ）ランジスタを含む半導体装
置、特に、ＰＩＮホトダイオードが形成される半導体基
板にプレーナ型ｎｐｎ ）ランジスタが形成されている
半導体装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device including a planar npn) transistor, particularly a semiconductor device in which a planar npn) transistor is formed on a semiconductor substrate on which a PIN photodiode is formed. It is related to.
受光素子としてＰＩＮホトダイオードが用いられ、その
信号処理回路用の電子素子としてｎｐｎバイポーラトラ
ンジスタが用いられている光受信回路が従来から知られ
ている。しかし、その従来回路では、ＰＩＮホトダイオ
ードとｎｐｎバイポーラトランジスタとがそれぞれ別々
のチップに形成されていて、ハイブリッドＩＣ基板上に
て相互に配線接続されていたにすぎない。2. Description of the Related Art Optical receiving circuits are conventionally known in which a PIN photodiode is used as a light receiving element and an npn bipolar transistor is used as an electronic element for the signal processing circuit. However, in the conventional circuit, the PIN photodiode and the npn bipolar transistor are formed on separate chips, and are simply connected to each other by wiring on a hybrid IC substrate.
しかし、従来のハイブリッドＩＣによる構成では、配線
による寄生容量が大きいとか、組み込み工程を自動化し
にくい等の問題があり、モノリシック化が望まれていた
。However, conventional configurations using hybrid ICs have problems such as large parasitic capacitance due to wiring and difficulty in automating the assembly process, so a monolithic configuration has been desired.
本発明の課題は、このような問題点を解消することにあ
る。An object of the present invention is to solve these problems.
上記課題を解決するために、本発明の半導体装置は、高
濃度ｐ型半導体基板上にＰＩＮフォトダイオードの１層
として用いられる低濃度ｐ型エピタキシャル層が形成さ
れ、さらにその上にｎ型エピタキシャル層が形成されて
いる半導体装置であって、ｎ型エピタキシャル層中への
不純物ドープにより形成されたｎ型コレクタ層、ｐ型ベ
ース層およびｎ型エミッタ層によってｎｐｎバイポーラ
トランジスタが構成されており、ｎｐｎバイポーラトラ
ンジスタの下側全体、若しくは下側周辺全体が低濃度ｐ
型エピタキシャル層よりも高い不純物濃度を持つｐ型埋
込層で囲まれているものである。In order to solve the above problems, the semiconductor device of the present invention includes a lightly doped p-type epitaxial layer, which is used as one layer of a PIN photodiode, formed on a highly doped p-type semiconductor substrate, and further has an n-type epitaxial layer formed thereon. A semiconductor device in which an npn bipolar transistor is configured by an n-type collector layer, a p-type base layer, and an n-type emitter layer formed by doping impurities into an n-type epitaxial layer. The entire lower side of the transistor or the entire lower periphery has a low concentration of p.
It is surrounded by a p-type buried layer having a higher impurity concentration than the type epitaxial layer.
ＰＩＮホトダイオードの■層として用いられる低濃度ｐ
型エピタキシャル層の上にｎｐｎ トランジスタが形成
されるため、０等対策を施さなければ近傍のトランジス
タとバンチスルーを起こすが、ｐ型埋込層が設けられて
いるのでこれが防止される。なお、ｐ型埋込層がｎｐｎ
）ランジスタの下側全体に設けられている場合は、基板
への抵抗が小さい。また、ｐ型埋込層がｎｐｎ）ランジ
スタの下側周辺全体に設けられている場合は、コレクタ
容量が小さい。Low concentration p used as layer of PIN photodiode
Since the npn transistor is formed on the type epitaxial layer, bunch-through with neighboring transistors will occur unless countermeasures are taken, but this can be prevented since the p-type buried layer is provided. Note that the p-type buried layer is npn
) If it is provided on the entire bottom side of the transistor, the resistance to the substrate is small. Furthermore, when the p-type buried layer is provided all around the lower side of the npn transistor, the collector capacitance is small.
第１図は本発明の半導体装置の一実施例を示す部分断面
斜視図であり、第２図はその製造過程を示す工程断面図
である。FIG. 1 is a partially sectional perspective view showing an embodiment of the semiconductor device of the present invention, and FIG. 2 is a process sectional view showing the manufacturing process thereof.
初めに第２図を参照しながらその製造方法を説０
明する。不純物濃度が１０〜１０２１７ｃａ１３程度の
高濃度ｐ型半導体基板１上に不純物濃度が１０〜１０１
４／ｃｌＩ＋３程度の低濃度ｐ型エビタキ２
シャル層２を３０〜５０μｍの厚さで形成する。First, the manufacturing method will be explained with reference to FIG. An impurity concentration of 10 to 101 is formed on a high concentration p-type semiconductor substrate 1 with an impurity concentration of about 10 to 10217ca13.
A p-type epitaxy layer 2 with a low concentration of about 4/clI+3 is formed to a thickness of 30 to 50 μm.
なお、図示が省略されているが半導体基板１の裏面には
オートドープ阻止のためのＳ Ｉ Ｏ２膜が形成されて
いる（第２図（Ａ）参照）。つぎに、表面にＳｉＯ２膜
３を形成し、フォトリソグラフィ技術によってそのＳｉ
Ｏ２膜３を加工す−る。そのＳ ｉｏ ２膜３をマスク
として上方からボロンをイオン注入し、ｎｐｎ）ランジ
スタのためのｐウェル埋込層４を形成する。この埋込層
４の不純物濃度は１０〜１０１６／ｃｌＩ＋３程度であ
る（第２図５
（Ｂ）参照）。ｐウェル埋込層４の位置で示されるよう
に、同図におけるほぼ右半分がｎｐｎ ）ランジスタ形
成領域であり、左半分がＰＩＮホトダイオード形成領域
である。ついで再び、フォトリソグラフィ技術などを用
いて表面のＳｉＯ２膜３を加工し、加工後のＳ ｉＯ２
膜をマスクとしてアンチモン（Ｓｂ）を熱拡散する。こ
れによって、ｎｐｎ ）ランジスタ用のｎ型埋込層５お
よびＰＩＮホトダイオード用のｎ・型埋込層６が形成さ
れる。Although not shown, an SIO2 film for preventing autodoping is formed on the back surface of the semiconductor substrate 1 (see FIG. 2(A)). Next, a SiO2 film 3 is formed on the surface, and the SiO2 film 3 is formed using photolithography technology.
The O2 film 3 is processed. Using the S io 2 film 3 as a mask, boron ions are implanted from above to form a p-well buried layer 4 for an npn transistor. The impurity concentration of this buried layer 4 is about 10 to 1016/clI+3 (see FIG. 25(B)). As shown by the position of the p-well buried layer 4, approximately the right half in the figure is an npn) transistor formation region, and the left half is a PIN photodiode formation region. Then, the SiO2 film 3 on the surface is processed again using photolithography technology, and the processed SiO2
Antimony (Sb) is thermally diffused using the film as a mask. As a result, an n-type buried layer 5 for the npn transistor and an n-type buried layer 6 for the PIN photodiode are formed.
ｎ型埋込層５．６の不純物濃度は１０１９〜１０２０／
ｃｌＩ＋３程度である（第２図（Ｃ）参照）。第３図は
上述した埋込層４〜６のプロファイルを示しており、曲
線Ａがアンチモンのプロファイルであり、曲線Ｂがボロ
ンのプロファイルである。その後、表面のＳ ｉＯ２膜
３を除去し、２μｍ±０．２μｍの厚さのｎ型エピタキ
シャル層７を形成する。The impurity concentration of the n-type buried layer 5.6 is 1019 to 1020/
clI+3 (see Figure 2 (C)). FIG. 3 shows the profiles of the above-mentioned buried layers 4 to 6, where curve A is the profile of antimony and curve B is the profile of boron. Thereafter, the SiO2 film 3 on the surface is removed, and an n-type epitaxial layer 7 having a thickness of 2 μm±0.2 μm is formed.
その不純物濃度は１０〜１０１６／ｃＩＩ＋３程度であ
５
る（第２図（Ｄ）、参照）。以上で、埋込拡散とエピタ
キシャル成長工程が終わる。The impurity concentration is about 10 to 1016/cII+3 (see FIG. 2(D)). This completes the buried diffusion and epitaxial growth steps.
引き続いて、分離プロセスについて説明する。Next, the separation process will be explained.
ｎ型エピタキシャル層７の表面全体に、ＳｉＯ２膜８お
よびＳｉＮ膜９を形成する。そして、その上にレジスト
１０を塗布し、フォトリングラフィ技術を用いて所望領
域のＳｉＯ２膜８およびＳｉＮ膜９をエツチングで除去
する。その後、ＳｉＯ２膜８およびＳｉＮ膜９をマスク
として、ｎ型エピタキシャル層７を表面から０．１μｍ
の深さまでウェットエツチングし、さらに０． ７μｍ
の深さまで異方性ドライエツチングして、浅い溝を形成
する（第２図（Ｅ）参照）。ここで、所望領域とは、ｎ
ｐｎ トランジスタの分離領域、ｎｐｎ ）ランジスタ
内部に将来設けるｐ型ベース層とコレクタウオールとの
分離領域、ＰＩＮフォトダイオードの受光領域等である
。A SiO2 film 8 and a SiN film 9 are formed over the entire surface of the n-type epitaxial layer 7. Then, a resist 10 is applied thereon, and the SiO2 film 8 and SiN film 9 in desired areas are removed by etching using photolithography technology. Thereafter, using the SiO2 film 8 and the SiN film 9 as masks, the n-type epitaxial layer 7 is deposited 0.1 μm from the surface.
Wet etching to a depth of 0. 7μm
A shallow groove is formed by anisotropic dry etching to a depth of (see FIG. 2(E)). Here, the desired area is n
These include an isolation region of a pn transistor, an isolation region between a p-type base layer and a collector layer to be provided in the future inside a transistor (npn), a light receiving region of a PIN photodiode, etc.
つぎに、レジスト１１を塗布し、フォトリソグラフィ技
術により分離領域に設けられた溝の上方のみを除去する
。そして、レジスト１１をマスクとして３．０μｍの異
方性ドライエツチングを行い、浅い溝のうち分離領域に
ある溝を深くする。Next, a resist 11 is applied, and only the upper part of the groove provided in the isolation region is removed by photolithography. Then, anisotropic dry etching of 3.0 .mu.m is performed using the resist 11 as a mask to deepen the shallow trenches located in the isolation region.
その後、レジスト１１を残したままボロンのイオン注入
を行い、深い溝のそれぞれの底部にｐ のストッパ層を
形成する（第２図（Ｆ）参照）。つぎに、レジスト１０
．１１を除去した後、再びレジストを塗布しフォトリソ
グラフィ技術を利用してボロンをイオン注入し、ｐ タ
ブ１２を形成する。ｐ タブ１２は、ＰＩＮホトダイオ
ード領域およびｎｐｎ）ランジスタ領域をそれぞれ取り
囲むように形成される。ついで、レジストを除去し、各
溝の内面にＳｉＯ２膜およびＳｉＮ膜を形成する。そし
て、ＳｉＮの異方性エツチングにより谷溝の側壁のＳｉ
Ｎ膜を残したまま底部のＳｉＮ膜を除去する（第２図（
Ｇ）参照）。続いて、６気圧、１０５０℃雰囲気で熱酸
化を行う。これにより、ＳｉＮ膜で覆われていない部分
が酸化される。Thereafter, boron ions are implanted with the resist 11 left in place to form a p 2 stopper layer at the bottom of each deep groove (see FIG. 2(F)). Next, resist 10
．． After removing 11, resist is applied again and boron ions are implanted using photolithography to form p-tub 12. The p-tubs 12 are formed to surround the PIN photodiode region and the npn transistor region, respectively. Then, the resist is removed and a SiO2 film and a SiN film are formed on the inner surface of each groove. Then, by anisotropic etching of SiN, the side walls of the valley grooves are made of Si.
Remove the SiN film at the bottom while leaving the N film (see Figure 2).
(See G). Subsequently, thermal oxidation is performed in an atmosphere of 6 atm and 1050°C. As a result, the portions not covered with the SiN film are oxidized.
この酸化によって得られる酸化膜の厚さは１．５μｍ程
度であり、浅い溝をほぼ埋め尽くしてしまう。その後、
ポリシリコン１．３を表面全体に堆積することにより、
深い溝も穴埋めしてしまう。そして、ポリシリコン１３
の表面にＳ ｉｏ ２膜およびＳｉＮ膜を形成し、ドラ
イエツチングにより深い溝の上部のみに残るようにパタ
ーニングする（第２図（Ｈ）参照）。つぎに、ポリシリ
コン１３をエツチングする。これによって、深い溝の内
部にのみポリシリコン１３が残る。そして、表面に残さ
れたＳｉＮ膜をドライエツチングにより除去した後、酸
化を行って表面を平坦化する（第２図（１）参照）。The thickness of the oxide film obtained by this oxidation is about 1.5 μm, and almost completely fills the shallow trench. after that,
By depositing polysilicon 1.3 over the entire surface,
It also fills in deep holes. And polysilicon 13
An S io 2 film and a SiN film are formed on the surface of the substrate, and patterned by dry etching so that they remain only in the upper portions of the deep grooves (see FIG. 2(H)). Next, polysilicon 13 is etched. This leaves polysilicon 13 only inside the deep trench. After removing the SiN film remaining on the surface by dry etching, oxidation is performed to flatten the surface (see FIG. 2 (1)).
つぎに、表面にＳ ｉＯ２膜２６およびＳｉＮ膜２７を
形成する。これらの膜の所望の領域をフォトリソグラフ
ィ技術を利用してバターニングする。Next, an SiO2 film 26 and a SiN film 27 are formed on the surface. Desired regions of these films are patterned using photolithography technology.
残されたＳ ｉＯ２膜２６およびＳｉＮ膜２７をマスク
として燐を拡散することにより、ｎｐｎ）ランジスタの
コレクタウオールとなるｎ 層１５およびＰＩＮホトダ
イオードの電極引き出し層となるｎ＋層１６を形成する
（第２図（Ｊ）参照）。By diffusing phosphorus using the remaining SiO2 film 26 and SiN film 27 as a mask, an n layer 15 which becomes the collector all of the npn transistor and an n+ layer 16 which becomes the electrode extraction layer of the PIN photodiode are formed (second (See figure (J)).
なお、第２図（Ｊ）から（Ｍ）では、深い溝の中のポリ
シリコンおよびＳｉＮ膜の表示は簡単のため省略しであ
る。続いて、ＳｉＮ膜の開口部を酸化した後、エミッタ
領域にマスク１７を形成し、ボロンをイオン注入して外
部ベース１８を形成する（第２図（Ｋ）参照）。さらに
、フォトリソグラフィ技術でボロンをイオン注入して真
性ベース１９を形成する。その後、Ｓ ｉＯ２膜２０を
化学的気相成長法（ＣＶＤ）で堆積し、加熱してプロフ
ァイルを形成する（第２図（Ｌ）参照）。Note that in FIGS. 2(J) to 2(M), the polysilicon and SiN films in the deep grooves are omitted for simplicity. Subsequently, after oxidizing the opening of the SiN film, a mask 17 is formed in the emitter region, and boron ions are implanted to form an external base 18 (see FIG. 2(K)). Further, boron ions are implanted using photolithography to form the intrinsic base 19. Thereafter, a SiO2 film 20 is deposited by chemical vapor deposition (CVD) and heated to form a profile (see FIG. 2(L)).
つぎに、表面のＳｉＯ２膜２０膜上０ＳｉＮ膜をドライ
エツチングで除去した後、ポリシリコン２１を堆積する
。そして、ひ素をイオン注入する（第２図（Ｍ）参照）
。その後、Ｓ １０２膜をＣＶＤで堆積し、加熱してエ
ミッタ２２を形成する。Next, after removing the 0SiN film on the SiO2 film 20 on the surface by dry etching, polysilicon 21 is deposited. Then, arsenic ions are implanted (see Figure 2 (M)).
. Thereafter, an S102 film is deposited by CVD and heated to form the emitter 22.
なお、ベース１９の下側に残されてるｎ型エピタキシャ
ル層がコレクタ２３となる。そして、５ｔＯ２膜および
不要なポリシリコンをドライエツチングして除去し、再
びＳ ｔ ０２膜をＣＶＤで堆積する（第２図（Ｎ）参
照）。Note that the n-type epitaxial layer left below the base 19 becomes the collector 23. Then, the 5tO2 film and unnecessary polysilicon are removed by dry etching, and the S t02 film is deposited again by CVD (see FIG. 2(N)).
第１図に示す半導体装置は、以上の工程を経た後、必要
な電極を形成したものであり、同一基板上にＰＩＮホト
ダイオード３１とｎｐｎ ）ランジスタ３２とがモノリ
シックに形成されている。ＰＩＮホトダイオード３１は
、高濃度ｐ型半導体基板１をＰ層、低濃度ｐ型エピタキ
シャル層２を１層、ｎ型埋込層６をＮ層とする基板ＰＩ
Ｎホトダイオードである。ｎ型埋込層６には電極取出層
１６を介してカソード電極３３が設けられており、基板
１の裏面には図示省略したアノード電極が設けられてい
る。電極間に逆バイアスが印加された状態で光が入射す
ると、低濃度ｐ型エピタキシャル層２の空乏領域でキャ
リアが発生し、このキャリアが空乏領域の電界によって
移動して光電流となる。また、ｐ タブ層上の電極３４
は、裏面の電極と共にＰＩＮホトダイオードのアノード
電極として機能するものである。この電極３４がアノー
ド電極として付加されることにより、アノード電極を裏
面電極のみとしたときよりも寄生抵抗を低減することが
できる。The semiconductor device shown in FIG. 1 has the necessary electrodes formed after the above steps, and a PIN photodiode 31 and an npn transistor 32 are monolithically formed on the same substrate. The PIN photodiode 31 is a substrate PI in which the high concentration p-type semiconductor substrate 1 is a P layer, the low concentration p-type epitaxial layer 2 is one layer, and the n-type buried layer 6 is an N layer.
N photodiode. A cathode electrode 33 is provided on the n-type buried layer 6 via an electrode extraction layer 16, and an anode electrode (not shown) is provided on the back surface of the substrate 1. When light is incident with a reverse bias applied between the electrodes, carriers are generated in the depletion region of the lightly doped p-type epitaxial layer 2, and these carriers move due to the electric field in the depletion region and become a photocurrent. In addition, the electrode 34 on the p-tab layer
This serves as an anode electrode of the PIN photodiode together with the electrode on the back surface. By adding this electrode 34 as an anode electrode, parasitic resistance can be reduced more than when only the back surface electrode is used as the anode electrode.
ｎｐｎ）ランジスタ３２には、図示のように、エミッタ
電極３５、ベース電極３６、コレクタ電極３７が設けら
れている。ｐ型埋込層４は周囲の素子との間のパンチス
ルーを防止するために設けられている。また、分離溝の
底部の周囲にはストッパ層２９が設けられ、パンチスル
ーを一層効果的に防止している。本実施例では、ｎｐｎ
）ランデスタ３２全体に渡る領域にｐ型埋込層４が形成
されているが、第４図に示すごとく、ｎｐｎ トランジ
スタ３２の周囲を取り囲むようにｐ型埋込層４１を設け
てもよい。第１図に示すｐ型埋込層４は、コレクタ容量
が比較的大きくなってしまうが、基板への抵抗が小さく
なるという長所をもっている。一方、第４図に示すｐ型
埋込層４１は、コレクタ容量を小さくすることができる
が、基板への抵抗が大きくなってしまう。例えば、前者
のタイプでは、コレクタ容量Ｏ，２８８ｐＦ、抵抗０．
３Ωとすることができ、後者のタイプでは、コレクタ容
ｆｌｏ、０９ｐＦ、抵抗３３０Ωとすることができる。npn) transistor 32 is provided with an emitter electrode 35, a base electrode 36, and a collector electrode 37 as shown in the figure. The p-type buried layer 4 is provided to prevent punch-through with surrounding elements. Further, a stopper layer 29 is provided around the bottom of the separation groove to more effectively prevent punch-through. In this example, npn
) Although the p-type buried layer 4 is formed over the entire land star 32, a p-type buried layer 41 may be provided so as to surround the npn transistor 32, as shown in FIG. Although the p-type buried layer 4 shown in FIG. 1 has a relatively large collector capacitance, it has the advantage that the resistance to the substrate is small. On the other hand, the p-type buried layer 41 shown in FIG. 4 can reduce the collector capacitance, but increases the resistance to the substrate. For example, in the former type, the collector capacitance is O, 288 pF, and the resistance is 0.
In the latter type, the collector capacitance flo may be 09 pF and the resistance 330 Ω.
いずれのタイプの埋込層を用いるかは、用途に応じて適
宜選択することが望ましい。It is desirable to appropriately select which type of buried layer to use depending on the application.
以上説明したように、本発明の半導体装置によれば、Ｐ
ＩＮホトダイオードの１層として用いられる低濃度ｐ型
エピタキシャル層の上にｎ型エピタキシャル層が形成さ
れ、そのｎ型エピタキシャル層中にｎｐｎ トランジス
タが形成されているが、ｎｐｎ ）ランジスタ領域にお
いて、低濃度ｐ型エピタキシャル層中にそれよりも濃い
濃度をもつｐ型埋込層が設けられているので、近傍のト
ランジスタとパンチスルーを起こすことがない。As explained above, according to the semiconductor device of the present invention, P
An n-type epitaxial layer is formed on the low concentration p-type epitaxial layer used as one layer of the IN photodiode, and an npn transistor is formed in the n-type epitaxial layer. Since a p-type buried layer having a higher concentration than the p-type epitaxial layer is provided in the type epitaxial layer, punch-through with neighboring transistors does not occur.
第１図は本発明の一実施例である半導体装置の部分断面
斜視図、ｍ２図はその製造方法を示す工程断面図、第３
図は埋込層のプロファイルを示すグラフ、第４図は他の
実施例を示す部分断面斜視図である。
１・・・高濃度ｐ型半導体基板、２・・・低濃度ｐ型エ
ピタキシャル層、４．４１・・・ｐ型埋込層、５．６・
・・ｎ型埋込層、７・・・ｎ型エピタキシャル層、１２
・・・ｐ タブ、１８・・・外部ベース、１９・・・真
性ベース、２２・・・エミッタ、２３・・・コレクタ、
３１・・・ＰＩＮホトダイオード、３２・・・ｎｐｎ
トランジスタ。
Ｐｍ
嬬弐〜嘗の７０ファイル
第 ３ 図
５、ｍFIG. 1 is a partial cross-sectional perspective view of a semiconductor device that is an embodiment of the present invention, FIG.
The figure is a graph showing the profile of the buried layer, and FIG. 4 is a partially sectional perspective view showing another embodiment. 1...High concentration p-type semiconductor substrate, 2...Low concentration p-type epitaxial layer, 4.41...p-type buried layer, 5.6.
... n-type buried layer, 7... n-type epitaxial layer, 12
...p tab, 18...external base, 19...intrinsic base, 22...emitter, 23...collector,
31...PIN photodiode, 32...npn
transistor. Pm 嬬弐～嘗の70 File No. 3 Figure 5, m
Claims (1)
のＩ層として用いられる低濃度ｐ型エピタキシャル層が
形成され、さらにその上にｎ型エピタキシャル層が形成
されている半導体装置であって、 前記ｎ型エピタキシャル層中への不純物ドープにより形
成されたｎ型コレクタ層、ｐ型ベース層およびｎ型エミ
ッタ層によってｎｐｎバイポーラトランジスタが構成さ
れており、このｎｐｎバイポーラトランジスタの下側全
体が前記低濃度ｐ型エピタキシャル層よりも高い不純物
濃度を持つｐ型埋込層で囲まれている半導体装置。 ２、高濃度ｐ型半導体基板上にＰＩＮフォトダイオード
のＩ層として用いられる低濃度ｐ型エピタキシャル層が
形成され、さらにその上にｎ型エピタキシャル層が形成
されている半導体装置であって、 前記ｎ型エピタキシャル層中への不純物ドープにより形
成されたｎ型コレクタ層、ｐ型ベース層およびｎ型エミ
ッタ層によってｎｐｎバイポーラトランジスタが構成さ
れており、このｎｐｎバイポーラトランジスタの下側周
辺全体が前記低濃度ｐ型エピタキシャル層よりも高い不
純物濃度を持つｐ型埋込層で囲まれている半導体装置。[Claims] 1. A semiconductor device in which a lightly doped p-type epitaxial layer used as an I layer of a PIN photodiode is formed on a highly doped p-type semiconductor substrate, and an n-type epitaxial layer is further formed thereon. An npn bipolar transistor is configured by an n-type collector layer, a p-type base layer, and an n-type emitter layer formed by doping impurities into the n-type epitaxial layer, and the entire lower side of the npn bipolar transistor is is surrounded by a p-type buried layer having a higher impurity concentration than the low concentration p-type epitaxial layer. 2. A semiconductor device in which a lightly doped p-type epitaxial layer used as an I layer of a PIN photodiode is formed on a highly doped p-type semiconductor substrate, and an n-type epitaxial layer is further formed thereon, wherein the n An npn bipolar transistor is constituted by an n-type collector layer, a p-type base layer, and an n-type emitter layer formed by doping impurities into the type epitaxial layer, and the entire lower periphery of this npn bipolar transistor is covered with the low concentration p-type epitaxial layer. A semiconductor device surrounded by a p-type buried layer that has a higher impurity concentration than the type epitaxial layer.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1226306A JP2899018B2 (en) | 1989-08-31 | 1989-08-31 | Semiconductor device |
| US07/899,591 US5410175A (en) | 1989-08-31 | 1992-06-18 | Monolithic IC having pin photodiode and an electrically active element accommodated on the same semi-conductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1226306A JP2899018B2 (en) | 1989-08-31 | 1989-08-31 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0389562A true JPH0389562A (en) | 1991-04-15 |
| JP2899018B2 JP2899018B2 (en) | 1999-06-02 |
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ID=16843139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1226306A Expired - Fee Related JP2899018B2 (en) | 1989-08-31 | 1989-08-31 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2899018B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1049168A3 (en) * | 1999-04-26 | 2004-03-31 | Sony Corporation | Semiconductor device |
| WO2004049460A1 (en) * | 2002-11-28 | 2004-06-10 | Matsushita Electric Industrial Co., Ltd. | Optical semiconductor device |
-
1989
- 1989-08-31 JP JP1226306A patent/JP2899018B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1049168A3 (en) * | 1999-04-26 | 2004-03-31 | Sony Corporation | Semiconductor device |
| WO2004049460A1 (en) * | 2002-11-28 | 2004-06-10 | Matsushita Electric Industrial Co., Ltd. | Optical semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2899018B2 (en) | 1999-06-02 |
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