JPH02105734A - 走査クロツクパルス位相のデイジタル制御方法および回路装置 - Google Patents

走査クロツクパルス位相のデイジタル制御方法および回路装置

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JPH02105734A
JPH02105734A JP1221881A JP22188189A JPH02105734A JP H02105734 A JPH02105734 A JP H02105734A JP 1221881 A JP1221881 A JP 1221881A JP 22188189 A JP22188189 A JP 22188189A JP H02105734 A JPH02105734 A JP H02105734A
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phase control
control signal
phase
quantizer
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Heinrich Schenk
ハインリツヒ・シエンク
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Siemens AG
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    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Analogue/Digital Conversion (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル信号受信装置の走査クロックパル
スの位相のディジタル制御方法であって、前記ディジタ
ル信号受信装置には、走査クロックパルスの発生により
設定された時間間隔毎に、アナログ形式で受信されたデ
ィジタル信号のサンプリング値が、当該受信ディジタル
信号の変換のためのアナログ／ディジタル変換後に供給
され、かつ前記ディジタル信号受信装置にて、受信され
たディジタル信号から導出された位相制御信号が生成さ
れ、該位相制御信号はフィルタリングの後、所定の時間
間隔で走査りａツクパルスを送出するためのクロック発
生器に供給される、走査クロックパルス位相のディジタ
ル制御方法に関する。
従来の技術 サービス統合化ディジタル回路網の加入者接続回路にお
いて走査クロックパルスの位相をディジタル制御する方
法が既に公知である（“ｔｅｌｅｃｏｍ　ｒｅｐｏｒｔ
”　、　　１９８５年８月、特別号、Ｉｎｔｅｇｒａｔ
ｅｄ　５ｅｒｖｉｃｅｓ　Ｄｉｇｉｔａｌ　Ｎｅｔｗｏ
ｒｋ　ｌ５ＤＮ″′、第２２−２７頁）。この公知の加
入者接続回路では受信装置に対し、走査クロックパルス
の発生により設定された時間間隔毎に、アナログ形式で
受信されたディジタル信号のサンプリング値が、該受信
信号変換のためのアナログ／ディジタル変換後に供給さ
れる。受信されたディジタル信号から、クロック制御お
よびクロック形成によって前記の走査クロックパルスが
導出される。但し、クロック制御およびクロック形成の
回路技術的実現については述べられていない。
さらにディジタル伝送システムでクロック再生のために
、位相制御回路に僅かな帯域のローパスフィルタの形態
のループフィルタを設けることが公知である（“Ｕｎｔ
ｅｒｒｉｃｈｉｔｓｂｌａｅｔｔｅｒ　ｄｅｒ　Ｄｅｕ
ｔｓｃｈｅｎ　Ｂｕｎｄｅｓｐｏｓｔ″１９８１／３４
、第２号、第７５〜８３頁）。このループフィルタは線
路信号の位相変動（位相ジッタ）を抑圧するためのもの
である。位相変動は伝送区間によって惹起される。しか
しこの種のループフィルタの実現化については述べられ
ていない。
発明が解決しようとする課題 本発明の課題は、請求項１の上位概念に記載の方法およ
び装置において、走査クロックパルスの位相制御のため
の位相制御信号のフィルタリングを簡単に行うようにす
ることである。
課題を解決するための手段 この課題は、位相制御信号のフィルタリングを次式に従
って行い、 Ｔａ（ｉ）　ａｌ　（Ｔｅ（ｉ）−ａ２　Ｔｅ（ｉ−１
））　＋　ａ３　Ｔａ（ｉ−１）ここでａ１、ａ２．ａ
３はフィルタ係数、Ｔａ（ｉ）およびＴａ（ｉ−１）は
時点ｉおよび（ｉ−１）で濾波された位相制御信号、Ｔ
ｅ（ｉ）およびＴｅ（ｉ−１）は時点１および（ｉ−１
）で調製された位相制御信号を表し、濾波した位相制御
信号を量子化形成でクロック発生器に供給するようにし
て解決される。この種のフィルタリングは有利には常に
次の場合に適用される。すなわち、ディジタル信号を送
出する送信装置およびこれと共働する受信装置にて同じ
周波数のクロックパルスが、例えば外部供給のマスター
クロツタの制御下で使用され、受信装置においてのみ位
相制御が行われる場合に適用される。
特に有利なフィルタリングの実現化は、請求項２記載の
フィルタ係数の設定により達成される。
ざらに濾波した位相制御信号の量子化を請求項３に従い
、可変にして行うと有利である。この可変の量子化によ
り定常状態では、値“０″を有する濾波した位相制御信
号が作成される。
その結果この状態ではタロツク発生器の変化の生じるこ
とがない。
この方法は次のように設計することもできる。すなわち
、所定の時間間隔でクロック発生器に送出される位相制
御信号の数を、量子化し濾波した位相制御信号の数に対
して低減するのである。この低減により例えば、エコー
補償器から補償信号の供給されるディジタル信号受信装
置にて、クロック制御回路の制御速度をエコー補償器の
制御速度に適合させることができる。
本発明の方法を実行するための回路装置、並びに有利な
実施形態は請求項５および７に記載されている。
この回路装置の利点は、フィルタ装置およびこれと接続
した量子化器の実現化のための回路技術的コストが僅か
で済むということである。
実施例 以下本発明を図面に基づき詳細に説明する。
第１図に示されたディジタル信号受信装置は、サービス
統合化ディジタル回路網ＴＳＤＮに対する加入者接続回
路受信部を模式的に示す。
その際加入者接続回路はディジタル信号のデュプレック
ス伝送に対し２線線路を介してデュプレックスチャネル
システムに敷設することができよう。このような加入者
接続回路により、例えば通信信号として２線線路を介し
て伝送さるべき２値信号がまず多重信号、例えば３重信
号に変換され、パルス形成の後アナログ信号としてデー
タブロックでハイブリッド装置を介して送出される。例
えば１２０ビツトを含むことのできるこのようなデータ
ブロックでは、通信信号に付加的に同期情報が含まれる
。同期情報として、本実施例では１１ビツト長のバーカ
ーコードが選択される。
該当する加入者接続線路を介して受信されるべきアナロ
グ信号は、まず既述のハイブリッド装置を通過し、引き
続き第１図に示されたディジタル信号受信装置に達する
。この受信装置の入力側をアナログ／ディジタル変換器
が形成する。このアナログ／ディジタル変換器は供給さ
れるアナログ信号から、例えば１つのデータブロックで
伝送される信号のビット長に相応する間隔でサンプリン
グ値をサンプリングする。そしてこのサンプリング値を
それぞれ１６ビツトＦイジタル信号に変換する。そのた
めに必要な走査クロックパルスは制御可能なクロック発
生器ＴＧにより発生される。
引き続き１６ビツトデイジタル信号は順次減算器Ｓｌに
供給される。減算器には同時にエコー補償器ＥＫからの
補償信号が印加される。この補償信号により、１６ビツ
トデイジタル信号に含まれるエコー信号成分が補償され
る。このエコー信号成分は、前述のデータブロックの２
線線路を介した送出の際に、この線路上の反射により、
またはハイブリッド装置の伝送路が完全に減結合されて
いないことにより受信アナログ信号に重畳される。
補償されたディジタル信号は引き続きの処理のために制
御増幅器ＲＶおよび等化装置を介してさらに導通される
。この等化装置は２線線路の電気特性に起因する歪みを
十分に処理する。
その際等化装置は、例えばプリシュート（先端行過ぎ部
）等化器ＶＥＺを有し、プリシュート等化器の出力信号
は減算器Ｓ２に供給される。
この減算器の第２の入力側はポストシュート等化器ＮＥ
Ｚの出力側と接続されている。この等化器は入力側で判
定器ＥＮＴの出力側と接続されており、判定器は減算器
Ｓ２に後置接続されている。
第１図に示されたディジタル信号受信装置の前述の回路
部については以下詳細に述べない。
というにはその作用は既に広く公知だからである。
前述の制御増幅器ＲＶの出力側は位相弁別器ＰＤと接続
されている。位相弁別器はそこに供給される信号から位
相制御信号を導出する。位相制御信号はちょうど発生し
た位相偏差に比例する。本実施例では、位相弁別器は相
関器ＫＯＲを有する。相関器は入力側が制御増幅器ＲＶ
の出力側と、出力側がフレーム同期化装置Ｒ３と接続さ
れている。この２つの装置により、制御増幅器ＲＶの出
力側に発生する信号から７レームクロツタパルスが形成
される。フレームクロックパルスは、制御増幅器ＲＶの
出力側に発生する信号と共にクロック制御装置ＴＲに供
給される。このクロック制御装置はそこから上述の同期
情報の受信中に、それぞれちょうど存在する制御偏差に
比例する位相制御信号を導出する。
位相弁別器ＰＤに関してさらに、前に可能な実施例が記
載されていることを述べておく。しかし実施例は本発明
にとって重要ではない。そこでは単に、位相弁別器がそ
こに供給される信号から、存在する制御偏差に比例する
位相制御信号を導出することを前提としているだけであ
る。従って例えば、位相弁別器は２線線路を介した通信
信号伝送の際に、同期情報なしで位相制御信号を直接受
信通信信号から導出することもできる。
位相弁別器ＰＤから送出された位相制御信号は一般に雑
音成分を有している。この雑音成分を抑圧するために、
そして位相ジッタを低減するだめに、位相制御信号は狭
帯域のループフィルタＳＦを通過する。濾波された位相
制御信号は引き続き量子化器Ｑに供給される。量子化器
はその出力側にてそれぞれ４ビツトを含む量子化位相制
御信号を生成する。この量子化位相制御信号はすでに述
べた制御可能なクロック発生器ＴＧに、走査クロックパ
ルスの位相を制御するために印加される。そのためにク
ロック発生器は例えば供給される位相制御信号により調
節可能なクロック分配器を有する。
第２図は今述べたループフィルタＳＦおよびそれに後置
接続された量子化器Ｑの可能な構成を示す。ループフィ
ルタは入力側に乗算器Ｍｌを有し、乗算器には位相弁別
器ＰＤから送出された位相制御信号Ｔｅおよび一定のフ
ィルタ係数ａｌが供給される。そこから生じた積信号は
一方で加算器Ａの第１入力側に、他方で乗算器Ｍ２の一
方の入力側に達する。この乗算器の第２入力端には一定
のフィルタ係数ａ２が供給される。
この乗算器の出力信号は減算器Ｓ３の一方の入力側−に
さらに導通される。この減算器の別の入力側は乗算器Ｍ
３の出力側と接続されている。乗算器の２つの入力側に
は一定のフィルタ係数ａ３と既に述べた加算器Ａの出力
信号が印加される。
減算器Ｓ３の出力は遅延素子Ｔｌを介して加算器Ａの第
２入力端に供給される。遅延素子の時定数は２つの順次
連続する位相制御信号の時間的間隔に相応する。
上記のループフィルタはその出力側に次の形の位相制御
信号を送出する。
Ｔａ（ｉ）＝＝ａ１（Ｔｅ（ｉ）−ａ２Ｔｅ（ｉ−１）
＋ａ３Ｔａ（ｉ−１）ここで、ａ１、ａ２．ａ３は前の
述べたフィルタ係数、Ｔａ（ｉ）およびＴａ（ｉ−１）
は、時点ｌおよび（ｉ−１）でループフィルタの出力側
に発生する位相制御信号、Ｔｅ（ｉ）およびＴｅ（ｉ−
１）は時点ｉおよび（ｉ−１）で位相弁別器ＰＤにより
作成される位相制御信号である。ループフィルタの有利
な実現化はフィルタ係数を次の形に選択すると得られる
。
ａｌ＝２−” ａ２＝１−２−Ｌ２ ａ３＝１−２−Ｌ３ ここで、Ｌ１、Ｌ２およびＬ３は偶数。例えばＬ２−４
およびＬ３＝６に設定することができる。Ｌｌは位相弁
別器ＰＤから送出される位相制御信号のスケ−りングに
依存する。
ループフィルタＳＦから送出され濾波された位相制御信
号は量子化器Ｑの乗算器Ｍ４に供給される。乗算器の別
の入力側は制御可能な選択装置ＡＥの出力側に接続され
ている。この選択装置は選択的に２つの異なる定数を送
出し、その定数により濾波された位相制御信号が乗算さ
れる。本実施例では定数は１および０．５に設定されて
いる。
乗算器Ｍ４の出力側は量子化段ＱＳと接続されている。
量子化段はそれぞれ４ビツトを有する量子化された位相
制御信号ＱＴを送出する。
この信号は一方ですでに説明したようにクロック発生器
ＴＧに供給され、他方で遅延素子Ｔ２に供給される。そ
の際この遅延素子の時定数は２つの順次連続して量子化
された位相制御信号の時間的間隔に相応する。この遅延
素子の出力側は弁別器りに接続されている。弁別器は制
御信号を送出する。その信号のレベルは、遅延素子Ｔ２
の出力側に発生する位相制御信号が値“０”を有するか
、または偏差した値を有するかを示す。この制御信号に
より２つの定数の選択が選択装置ＡＥ内で制御される。
その際制御は次にように行われる。すなわち、時点（ｉ
−１）に量子化段ＱＳの出力側に発生した量子化位相制
御信号が値“０″の場合、時点ｉに対して定数０．５　
を準備する。それに対し“０”からずれた場合は定数１
が選択される。したがって量子化器Ｑはヒステリシス特
性を有する。それにより位相制御回路が立上（発振にあ
るとき量子化器の出力側には値“０＃が印加される。そ
れによりすでに説明したクロック発生器ＴＧのクロック
分配器はこの発振状態では変化しない。それにより位相
ジッタが低減される。
第１図に基づいて説明したディジタル信号受信装置は次
のようにも構成することができる。
すなわち、第１図に示したように、量子化器Ｑとクロッ
ク発生器ＴＧとの間に速度整合装置を接続するのである
。それにより、クロック制御回路の制御速度を、例えば
エコー補償器ＥＫの制御速度に整合するために低減でき
る。整合装置は積分装置、例えばリセット可能な計数装
置またはリング計数装置の形で構成することができる。
この装置はそこに供給される量子化位相制御信号を積分
し、所定の閾値を越えたときに初めて位相制御信号をク
ロック発生器ＴＧに送出する。計数装置の使用には別の
手段もある。
この計数装置は所定の数の量子化位相制御信号が存在し
、所定の閾値をこの位相制御信号が上回るときに初めて
位相制御信号をクロック発生器ＴＧに対して送出する。
さらに既に述べたように、本発明は２線線路を介したデ
ィジタル信号を受信するためのディジタル信号受信装置
の例について説明した。しかし本発明は、位相制御回路
を用い受信信号に基づいて走査クロックパルスの位相を
制御するディジタル信号受信装置ならば常に使用するこ
とができる。
発明の効果 本発明の回路装置により、僅かな回路技術的コストで、
フィルタ装置およびフィルタ装置と接続された量子化器
が得られる。
【図面の簡単な説明】
第１図は本発明の回路装置を使用したディジタル信号受
信装置のブロック図、第２図は第１図に示されたフィル
タ装置およびこれに後置接続された量子化器の構成を示
す図である。

Claims (1)

  1. 【特許請求の範囲】 １、ディジタル信号受信装置の走査クロックパルスの位
    相のディジタル制御方法であって、前記ディジタル信号
    受信装置には、走査クロックパルスの発生により設定さ
    れた時間間隔毎に、アナログ形式で受信されたディジタ
    ル信号のサンプリング値が、当該受信ディジタル信号の
    変換のためのアナログ／ディジタル変換後に供給され、
    かつ前記ディジタル信号受信装置にて、受信されたディ
    ジタル信号から導出された位相制御信号が生成され、該
    位相制御信号はフィルタリングの後、所定の時間間隔で
    走査クロックパルスを送出するためのクロック発生器に
    供給される、走査クロックパルス位相のディジタル制御
    方法において位相制御信号のフィルタリングを次式に従
    って行い、 Ｔａ（ｉ）＝ａ１（Ｔｅ（ｉ）−ａ２Ｔｅ（ｉ−１））
    ＋ａ３Ｔａ（ｉ−１）ここでａ１、ａ２、ａ３はフィル
    タ係数、Ｔａ（ｉ）およびＴａ（ｉ−１）は時点ｉおよ
    び（ｉ−１）で濾波された位相制御信号、Ｔｅ（ｉ）お
    よびＴｅ（ｉ−１）は時点ｉおよび（ｉ−１）で生成さ
    れた位相制御信号を表し濾波した位相制御信号を量子化
    した形でクロック発生器に供給することを特徴とする、
    走査クロックパルス位相のディジタル制御方法。 ２、フィルタ係数をａ１＝２＾−＾Ｌ＾１、ａ２＝（１
    −２＾−＾Ｌ＾２）およびａ３＝（１−２＾−＾Ｌ＾３
    ）により設定し、ここでＬ１、Ｌ２およびＬ３を整数と
    する請求項１記載の方法。 ３、濾波された位相制御信号の量子化を時点ｉで、時点
    （ｉ−１）でクロック発生器に送出される量子化位相制
    御信号に従って行う請求項１または２記載の方法。 ４、所定の時間間隔でクロック発生器に送出される位相
    制御信号の数を、量子化され濾波された位相制御信号の
    数に対して低減する請求項１から３までのいずれか１記
    載の方法。５、請求項１または２記載の方法を実施する
    ための回路装置であって、位相弁別器（ＰＤ）およびこ
    の位相弁別器により制御可能なクロック発生器（ＴＧ）
    からなるクロック制御回路に付属するディジタル信号受
    信装置を有し、前記位相弁別器には受信ディジタル信号
    のサンプリング値が印加され、該サンプリング値から位
    相制御信号が導出され、該位相制御信号はクロック発生
    器に所定の時間間隔でフィルタ装置（ＳＦ）を介して供
    給され、 フィルタ装置（ＳＦ）により位相制御信号が次式に従っ
    て生成され、 Ｔａ（ｉ）＝ａ１（Ｔｅ（ｉ）−ａ２Ｔｅ（ｉ−１））
    ＋ａ３Ｔａ（ｉ−１）ここで、ａ１、ａ２、ａ３はフィ
    ルタ係数、Ｔａ（ｉ）およびＴａ（ｉ−１）は時点ｉお
    よび（ｉ−１）で濾波された位相制御信号、Ｔｅ（ｉ）
    およびＴｅ（ｉ−１）は時点ｉおよび時点（ｉ−１）で
    位相弁別器（ＰＤ）により生成された位相制御信号を表
    し、濾波された位相制御信号はクロック発生器（ＴＧ）
    に量子化器（Ｑ）を介して供給されることを特徴とする
    回路装置。 ６、量子化器（Ｑ）は入力側に、２つの入力側を備えた
    乗算器（Ｍ４）を有し、該乗算器の一方の入力側には濾
    波された位相制御信号が供給され、他方の入力側は制御
    可能な選択装置（ＡＥ）と接続され、該選択装置は選択
    的に２つの所定の定数の１つを送出し、該選択装置は入
    力側が量子化器の出力側と接続された制御装置（Ｔ２、
    Ｄ）によって、次のように制御可能である、すなわち、
    量子化器の出力側に時点（ｉ−１）で発生する位相制御
    信号が値“０”の場合、時点ｉで２つの定数のうち低い
    方を設定し、“０”から偏差した値の場合、２つの定数
    のうち高い方を設定する請求項５記載の回路装置。 ７、量子化器（Ｑ）とクロック発生器（ＴＧ）の間に速
    度整合装置（ＩＮＴ）が接続されており、該速度整合装
    置は所定の時間間隔で、量子化器により作成された位相
    制御信号の数に対して低減された数の位相制御信号をク
    ロック発生器に送出する請求項５または６記載の回路装
    置。
JP1221881A 1988-08-30 1989-08-30 走査クロツクパルス位相のデイジタル制御方法および回路装置 Pending JPH02105734A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP88114140.2 1988-08-30
EP88114140A EP0356549B1 (de) 1988-08-30 1988-08-30 Verfahren und Schaltungsanordnung für eine digitale Regelung der Phase von Abtasttaktimpulsen

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JPH02105734A true JPH02105734A (ja) 1990-04-18

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JP (1) JPH02105734A (ja)
AT (1) ATE86812T1 (ja)
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