JPH02105631A - 比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、二進コード化形態でのアナログ値を表わすた
めにアナログ・デジタル変換器に使用するフラッシュ比
較器に関するものである。更に詳細には、本発明は、最
小時間で且つ最小の複雑性を持ってアナログ値を二進コ
ード化形態へ変換するためのフラッシュ変換器に関する
ものである。

従来技術 我々の社会において有用な多数の異なった機能を実行す
るためのデータ処理方式は、ここ数年で広く普及した。

例えば、データ処理方式は、種々の物品を製造するため
のプロセスにおける温度及び圧力などの種々のパラメー
タを規制するために業界において広く使用されている。

この様なプロセスにおいて、温度及び圧力などのパラメ
ータはアナログをベースとして決定されている。これら
のパラメータの決定は、二進表示へ変換され、他のパラ
メータの値の決定と共にデータ処理方式において処理さ
れる。次いで、データ処理方式は、異なったパラメータ
の相対的な値に従って二進コード化形態で制御信号を発
生する。次いで、これらの制御信号は対応するアナログ
信号に変換されて、例えば温度及び圧力などのパラメー
タを規制する。

上のパラグラフにおいて説明したデータ処理方式におい
ては、アナログ・デジタル変換器は、例えば温度及び圧
力などのパラメータを表わすアナログ信号を二進コード
化形態へ変換するために使用されている。これら変換器
のあるタイプのものは、アナログ信号の大きさを基準電
圧の漸進的大きさと比較する。この比較は、「フラッシ
ュ比較器Ｊと呼ばれるステージにおいて行なわれ、この
フラッシュ比較器は、ある時刻における入力電圧の大き
さが基準電圧の漸進的大きさの間にあるか否かを決定す
る。この決定が特定の比較器においてなされると、入力
電圧の大きさを表わす二進表示が、この様な特定の比較
器に接続されているステージ（段）から得られる。

現在使用されているフラッシュ比較器は、ある深刻な欠
点を有している。一つの主要な欠点としては、これらの
比較器が比較的遅いということである。フラッシュ比較
器の応答性が遅いということは、入力電圧の大きさがそ
れと比較される基準電圧の大きさに近付く場合に一層悪
化される。例えば、フラッシュ比較器の応答に対する時
定数の１５倍程度の応答時間が必要とされることが多々
ある。温度及び圧力における変動などのようなパラメー
タにおける変動が考慮され且つ同一の構成の相次ぐ回路
チップの特性における変動が考慮される場合、フラッシ
ュ比較器の応答に対する時定数の３０倍程度の応答時間
が必要とされることが多々ある。この期間の終わりにお
いて、フラッシュ変換器がストローブされて、フラッシ
ュ変換器がこの様な時間において適切な応答を供給する
準備がなされているか否かにかかわらず、その比較の結
果の出力表示を供給する。

上のパラグラフにおいて説明したような遅い応答時間の
場合であっても、フラッシュ比較器は、それに導入され
た基準電圧よりも入力電圧が大きいか又は小さいかに関
しての明確な表示を供給することが不可能な場合がある
。従って、現在使用されているフラッシュ比較器は、速
度が遅いばかりではなく、それらの出力が不明確である
場合がある。この様な不明確な応答は、エラーを発生す
る問題を提起するのに十分な頻度で発生する。従って、
フラッシュ比較器は、それらと関連されているデータ処
理方式の動作において弱点を構成している。

前のパラグラフにおいて説明した問題を解消するために
、かなりの努力がなされ、且つかなりの額の費用が消費
されている。例えば、感度を向上させるために前置増幅
器を付加させたフラッシュ比較器が提供されている。こ
の様な努力及び費用の消費にもかかわらず、上に説明し
た問題はいまだ残存している。更に、この様な努力及び
費用の消費の後に開発されたフラッシュ比較器において
は、例えばフラッシュ比較器の応答に対する時定数の３
０倍などの所定の遅れの後にストローブされる出力応答
を供給するものである。

目　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、改良したフラッシュ
比較器を有するアナログ・デジタル変換器を提供するこ
とを目的とする。

構成 本発明によれば、フラッシュ比較器は、入力電圧の大き
さが比較器へ導入される基準電圧の大きさよりも小さい
か否かを表わすために最小時間で動作する。更に、この
最小の応答時間において、フラッシュ比較器は、従来技
術の比較器におけるよりも一層明確且つ積極的な表示を
供給する。この様な最小の時間においてこの様な明確且
つ積極的な表示を与える上で、本フラッシュ変換器は非
ストローブ型を基礎として動作する。非ストローブ型で
動作することにより、本フラッシュ比較器は、出力が得
られるや否や出力を供給することが可能である。

本発明の一実施形態においては、実質的に一定の電流が
入力電圧と第一及び第二ラインへそれぞれ導入される基
準電圧の相対的値に従って第一及び第二ラインの間で分
割される。第一及び第二ラインを介しての電流は、それ
ぞれ、第一及び第二コンデンサを充電する。第一及び第
二コンデンサにおける電荷は、それぞれ、第一及び第二
コンデンサを充電するために第一及び第二制御部材を介
して流れる電流の大きさを制御する。

これらの制御部材は相互に接続されており、従ってこれ
ら制御部材と関連するコンデンサを介して流れる電流の
流れの間の差異は増大される。該コンデンサの個々の一
つにおける電荷が特定の値に到達すると、他方のコンデ
ンサに関連する出力端子上の信号が第一の大きさから第
二の大きさへ変化する。この期間中に、第一コンデンサ
と関連する信号は実質的に第一の大きさに止どまる。

上述した比較器を具備する複数個のステージ（段）が、
入力電圧を基準電圧の漸進的値と比較する。これらのス
テージの相次ぐ対は、相次ぐ対の比較器へ接続されてお
り、これら比較器の出力端子上の電圧の相対的大きさを
基礎として、基準電圧がこれらの対における両方の比較
器に対する入力電圧よりも大きいか否かを表わす。一対
の比較器が入力電圧がその対の比較器へ接続されている
基準電圧の間にあることを表わす出力を供給する場合に
のみ前記複数個のステージによって出力信号が発生され
る。

実施例 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

本発明の一実施例として、第１図においてアナログ・デ
ジタル変換器１０が示されている。この変換器において
、入力電圧はライン１１上に供給される。例えば温度及
び圧力などの可変パラメータを表わすために入力電圧を
従来の態様で発生させることが可能である。ライン１１
上の入力電圧は、ブロック形式で１２ａ、１２ｂ、１２
ｃなどで表わした複数個のフラッシュ比較器の第一入力
端子へ導入される。フラッシュ比較器１２ａ、１２ｂ、
１２ｃ、１２ｄ、１２ｅなどの各々の第二人力端子へ基
準電圧が導入されて、入力電圧と基準電圧の相対的な大
きさにおいて比較が行なわれる。一連の相次ぐ比較器１
２ａ、１２ｂ、１２ｃなどの各々へ導入される基準電圧
は、そのシーケンスにおける前の比較器へ導入される電
圧の大きさと相対的に漸進的大きさを有している。基準
電圧におけるこれらの漸進的大きさは、複数個の抵抗１
４ａ、１４ｂ、１４ｃ、１４ｄなどを直列接続して抵抗
ラダー１６を画定すると共に該抵抗ラダーの一端を例え
ば２ｖなどの正の電圧を供給する電圧源１７へ接続し且
つ該抵抗ラダーの他端を例えば接地１９などの共通電位
へ接続することによって得ることが可能である。フラッ
シュ比較器１２ａ、１２ｂ、１２ｃなどの第二人力端子
は、それぞれ、抵抗１４ａ及び１４ｂ及び抵抗１４ｂ及
び１４ｃなどの抵抗に共通するそれぞれの端子へ接続さ
れている。

比較器１．２ａ、１２ｂ、１２ｃなどの各々は、二つの
出力端子を有している。比較器１２ａ、　　１２ｂ、１
２ｃなどの漸進的対からの出力端子は、特定のパターン
でＮＡＮＤ回路１８ａ、１８ｂ。

１８ｃ、１８ｄなどへ接続されている。例えば、比較器
１２ａの下側出力端子及び比較器１２ｂの上側出力端子
は、ＮＡＮＤ回路１８ａへ接続されている。同様に、比
較器１２ｂの下側出力端子及び比較器１２ｃの上側出力
端子からＮＡＮＤ回路１８ｂへ接続がなされている。

ＮＡＮＤ回路１８ａ、１８ｂ、１８ｃなどの各々からの
出力は、それぞれ、関連するステージ（段）２０ａ、２
０ｂ、２０ｃ、２０ｄなどへ導入されて、公知の態様で
二進出力表示を得る。二進出力は、ライン１１上の入力
電圧のアナログ値のデジタル表示を与えるためにコード
化された二進ワードである。ＮＡＮＤ回路１８ａ、１８
ｂ。

１８ｃなどからの出力は、ＯＲ回路２２へ導入される。

ＯＲ回路２２からの信号は、データ処理方式２８へ送ら
れ、ライン１１上の入力電圧のこの様な入力電圧を表わ
す二進コード化信号への変換が完了したことをデータ処
理方式へ知らせる。

フラッシュ比較器１２ａ、１２ｂ、１２ｃなどの各々は
、ライン１１上の入力電圧を受取り且つ抵抗ラダー１６
からの個々の大きさの基準電圧を受取り、これらの電圧
を比較する。入力電圧がその比較器へ導入された基準電
圧を越えている場合には、その比較器は、その上側出力
端子上に大きな大きさの電圧を発生し且つその下側の出
力端子上に小さな大きさの電圧を発生する。入力電圧が
基準電圧よりも低い場合には、その比較器は、その上側
出力端子上に小さな大きさの電圧を発生し且つその下側
出力端子上に大きな大きさの電圧を発生する。

ＮＡＮＤ回路１８ａ、１８ｂ、１８ｃなどは、相次ぐ対
の比較器１２ａ、１２ｂ、１２ｃなどの対向する端子上
の電圧を比較し、この様な相次ぐ対の比較器からの基準
電圧の漸進的大きさと相対的に入力電圧の大きさを決定
する。ある時刻において、ＮＡＮＤ回路１８ａ、１８ｂ
、１８ｃなどの内の一つのみが出力信号を通過させるこ
とが可能である。例えば、ＮＡＮＤ回路１８ｂが出力信
号を通過させることが可能である。このことは、ライン
１１上の入力電圧が、抵抗１４ａと１４ｂに共通の端子
上及び抵抗１４ｂ及び１４ｃに共通の端子上のそれぞれ
の基準電圧の間の大きさを有していることを表わしてい
る。

信号が例えばＮＡＮＤ回路１８ｂなどのようなＮＡＮＤ
回路の内の一つを介して通過すると、それはステージ（
段）２０ａ、２０ｂ、２０ｃなどの特定の一つによって
複数個の二進信号を発生させる。これらの信号は、二進
コード化形態において、例えば比較器１２ｂ及び１２ｃ
などの一対のフラッシュ比較器の間の中間の基準電圧を
表わしている。例えばＮＡＮＤ回路１８ｂなどのような
活性化されたＮＡＮＤ回路からの信号は、更に、ＯＲ回
路２２を介して通過し、データ処理方式２８へ到達し、
そのデータ処理方式を活性化させて、例えばステージ２
０ｂなどのような二進表示用のステージの活性化された
一つからの二進コード化信号を受取る。次いで、データ
処理方式２８は、これらの信号及びその他のパラメータ
を表わす信号を処理して、温度や圧力などのパラメータ
を規制するために動作されるべき制御を行なわせる信号
を発生する。温度などのパラメータに対する制御を規制
する場合、ライン１１上のアナログ信号の大きさはその
後に変化させることが可能である。

入力電圧の変換が完了し且つデータ処理方式がＯＲ回路
２２の出力によって活性化されると、データ処理方式は
ライン２９上にリセット信号を発生し、そのリセット信
号はＯＲ回路２４を介して通過し、最終的にライン２５
上のリセット信号となる。この比較器リセット信号は、
全ての比較器におけるスイッチ６８，７０．８２及び８
４（第２図参照）を閉成させて、別の入力信号に対して
の準備を行なう。リセット信号２５の終わりにおいて、
別の変換サイクルが開始する。

上述した接続は、変換サイクルを迅速に繰り返させ、タ
イミングパターンは主にＯＲ回路２２の出力によって制
御される。この出力は、全ての比較器が決定を行なった
（明確な出力を発生した）ということを表わしている。

ある方式においては、ライン２７上にリセット信号を発
生するためにバックアップクロック２６を付加すること
が望ましい場合がある。このリセット信号は、ＯＲ回路
２４をしてライン２５上に比較器リセット信号を発生さ
せる。理解される如く、バックアップクロック２６は、
比較器が決定を完了しておらず且つ所定の期間内にＯＲ
回路２２から出力が発生されない場合に、前記複数個の
比較器を強制的にリセットさせ次いで別の入力信号を変
換すべく作用する。

この様な期間は、比較器によって決定されるべき最後の
信号からライン２９上に発生するリセット信号でバック
アップクロック２６をリセットすることによって開始さ
せることが可能である。ライン２９上のリセット信号が
１個の比較器リセット信号を越えて開始することが必要
とされることがないように、バックアップクロック２６
はフリーランニング即ち自走型とすべきである。自走ク
ロックは、従って、本方式が、一つを越える相次ぐ入力
比較が決定されないままであるという稀有な場合にロッ
クアツプされることを防止している。

第２図は、例えば比較器１２ａなどのフラッシュ比較器
の一つを構成する電気回路を詳細に示している。例えば
比較器１２ｂ、１２ｃなどの他のフラッシュ比較器の各
々に対しても同様の回路が設けられていることを理解す
べきである。第２図に示したフラッシュ比較器の実施例
においては、電流源５２によってライン５０上に一定の
電流が発生される。ライン５０上の電流は、例えばトラ
ンジスタ５４及び５６などの一対のトランジスタのソー
スへ通過する。トランジスタ５４及び５６は、好適には
、Ｐ型である（各トランジスタを表わすブロックの中に
文字ｒＰＪで表わしである）。

トランジスタ５４及び５６のゲートは、それぞれ、ライ
ン１１上の入力電圧と抵抗１４ｂ及び１４ｃに共通な端
子５７（第１図及び第２図参照）などの抵抗ラダー１６
における端子の一つの上における基準電圧を受取る。

トランジスタ５４及び５６のドレインは、それぞれ、ト
ランジスタ５８及び６０のゲートへ接続されており、ト
ランジスタ５８及び６０は両方共Ｎ型とすることが可能
である（トランジスタを表わすブロックの中に文字ｒＮ
Ｊで表わしである）。

トランジスタ５４及び５６のドレインは、それぞれ、分
布コンデンサ６２及びｅ４の第一端子と接続しており、
これらのコンデンサの第二端子は電圧源６６から例えば
約−２，７５Ｖなどの適宜の負の電圧を受取る。分布コ
ンデンサ６２及び６４は、第２図に破線で示してあり、
これらのコンデンサは個別的な部品として存在するもの
ではなくトランジスタ５８及び６０を包含する種々の部
品の中に分布して存在する容量から形成されるものであ
ることを示している。スイッチ６８及び７゜が、それぞ
れ、分布コンデンサ６２及び６４と並列に接続されてい
る。スイッチ６８及び７０はトランジスタから形成する
ことが可能である。スイッチ６８及び７０は、分布コン
デンサ６２及び６４の値に貢献する寄生容量を有する場
合がある。

トランジスタ５８及び６０のソースは、電圧源６６から
−２，７５Ｖの負の電圧を受取ることが可能である。ト
ランジスタ５８及び６０のドレインからトランジスタ６
０及び５８のゲートへ接続がなされている。トランジス
タ５８及び６０のゲートは、それぞれ、Ｐ型とすること
が可能なトランジスタ７２及び７４のソースへ接続され
ている。

トランジスタ７２及び７４のゲートは、電圧源６６から
−２，７５Ｖの負の電圧を受取る。トランジスタ７２及
び７４のドレイン上の電圧は、それぞれ、出力ライン７
８及び８０へ導入される。スイッチ８２及び８４は、そ
れぞれ、ライン７８及び８０と例えば−２，７５Ｖなど
の負の電圧の電圧源６６との間に接続されている。スイ
ッチ８２及び８４はトランジスタから形成することが可
能である。

ライン５０上の一定電流は、トランジスタ５４のゲート
へ導入される入力端子とトランジスタ５６へ導入される
基準電圧の相対的な大きさに従ってトランジスタ５４と
５６との間で分割される。

例えば、入力端子の大きさが基Ｉ＄主電圧大きさよりも
小さい場合には、トランジスタ５４を介しての電流はト
ランジスタ５６を介しての電流を上回る。トランジスタ
５４及び５６を介しての電流は、それぞれ、分布コンデ
ンサ６２及び６４を充電する。

分布コンデンサ６２及び６４上の電荷が特定の値に到達
すると、トランジスタ５８及び６０は導通状態となる。

従って、電流源５２とトランジスタ５４とトランジスタ
６０と分布コンデンサ６２とを包含する第一回路を介し
て電流が流れる。同時に、電流源５２と、トランジスタ
５６と、トランジスタ５８と、分布コンデンサ６４とを
包含する回路を介して電流が流れる。

分布コンデンサ６２における電荷の大きさが分布コンデ
ンサ６４における電荷の大きさよりも大きい場合には、
トランジスタ５８を介して流れる電流はトランジスタ６
０を介して流れる電流よりも大きさが大きい。このこと
は、分布コンデンサ６４の充電と相対的に、分布コンデ
ンサ６２の充電を加速させる。コンデンサ６２と６４の
充電における差異のために、トランジスタ５８及び６０
における電流の間の差異が時間の経過と共に一層強調さ
れることとなる。その結果、コンデンサ６４における電
圧の大きさと相対的にコンデンサ６２における電圧の大
きさの差異は漸進的に加速されることとなる。

トランジスタ７２及び７４のゲート上の電圧は同一の一
定値を持っている。このことは、トランジスタ７２及び
７４の導電度をトランジスタのソース上の電圧の大きさ
に依存させることとなる。

トランジスタ７２及び７４の各々のソース上の電圧の大
きさが特定の値に到達すると、その特定のトランジスタ
は導通状態となる。トランジスタ７２及び７４のソース
上の電圧の大きさは、それぞれ、コンデンサ６２及び６
４における電荷に依存する。

コンデンサ６２及び６４の一方が他方のものよりもかな
り迅速な割合で充電されるので、トランジスタ７２及び
７４の一方は他方のものよりもがなり速く導通状態とな
る。例えば、上の例において、コンデンサ６２の迅速な
充電によりトランジスタ７２は、トランジスタ７４より
もかなり前に導通状態となる。このことは、出力ライン
７８上に出力電圧を発生させて、第１図におけるライン
１０上の入力電圧の大きさが比較器へ導入された基準電
圧の大きさよりも大きいことを表わす。

スイッチ６８及び７０及びスイッチ８２及び８４の動作
は、第２図における比較器１２ａの動作と同期されてい
る。出力信号が第２図に示した比較器１２ａによって発
生されるべき場合、スイッチ６８．７０，８２．８４が
開成されて、コンデンサ６２及び６４の充電を与えると
共にライン７８及び８０の一方の上に出力電圧を発生さ
せる。

出力ライン７８及び８０上に出力電圧が発生されない場
合には、スイッチ６８及び７０は閉成されてコンデンサ
６２及び６４を放電される。同時に、スイッチ８２及び
８４が閉成されて、ライン７８及び８０上に出力電圧が
発生されることがないことを確保する。

第３図は、第２図に示したフラッシュ比較器における端
子における電圧を示している。第３図において、コンデ
ンサ６２がコンデンサ６４よりも高速で充電される場合
のコンデンサ６２及び６４上の電荷の漸進的大きさの発
生を示している。理解される如く、コンデンサ６２にお
ける電荷が第一の特定の大きさに到達するまで、コンデ
ンサ６２はコンデンサ６４よりも多少高速で充電される
。

コンデンサ６２及び６４における相対的な電荷はそれぞ
れ曲線１００及び１０２で表わしである。

第一の特定の大きさは１０４で示しである。

コンデンサ６２における電荷が大きさ１０４に到達する
と、そのコンデンサの充電は１０６で示した如くに加速
される。コンデンサ６２における電荷が第二の特定の大
きさ１０８に到達すると、ライン７８上に出力信号が発
生される。この時にスイッチ８２は開成しているので、
この電圧はＮＡＮＤ回路１２ａへ導入される。

上に説明したアナログ・デジタル変換器はある重要な利
点を有している。第２図に示した比較器１２ａなどのフ
ラッシュ比較器１２は、加速された状態で動作し、ライ
ン７８及び８０の一方の上に出力を供給する。この出力
は、非ストローブ型の動作を基礎として発生される。こ
のことは、従来技術において一般的に使用されていたス
トローブ型の動作を基礎とするものと対比される。第２
図における比較器１２ａなどの比較器の出力は、例えば
ＮＡＮＤゲート１８ａ、１８ｂ、１８ｃなどのＮＡＮＤ
ゲートへ導入される。

信号がＮＡＮＤゲー）１８ａ、１８ｂ、１８ｃなどの内
の一つを介して通過しライン１１上の入力電圧の大きさ
が例えば比較器１２ｂ、１２ｃなどの二つの漸進的比較
器へ導入された基準電圧の大きさの間であることを画定
すると、例えばＮＡＮＤゲート１８ｂなどのそれと関連
するＮＡＮＤゲートは信号を通過させる。この信号は、
ＯＲゲート２２を介して通過し、且つデータ処理方式を
してライン１１上の入力信号の大きさを表わす二進コー
ド化信号を処理させる。

比較器１２ａ、１２ｂ、１２Ｃなどは自己同期型動作を
基礎として動作するので、各比較器は、その比較器が入
力電圧とその比較器へ導入された基準電圧の相対的な大
きさの明確な決定に到達した時においてのみ出力を供給
する。このことは、従来技術と対比される。なぜならば
、従来技術では、比較器がメタステーブル状態にあり従
って明確な出力を供給する準備がなされていない場合で
あっても、比較器をストローブするものであるからであ
る。

本発明の変換器は、通常の動作に対しての再生時定数の
５倍未満の時間で明確な出力を供給することが可能であ
る。理解される如く、このことは、従来技術において必
要とされていた再生時定数の約３０倍の時間よりもかな
り短いものである。このかなり減少された時定数は、変
換器を何ら複雑とすることなく且つ変換器を動作するた
めのエネルギの量を何ら増加させることなしに、本発明
変換器において得られるものである。

変換器が、例えば時定数３０などの特定の時間内に明確
な出力を供給することが不可能な場合が発生することも
ある。この様な場合に、第２図に示したような比較器は
、例えば時定数３０に等しい特定の時定数においてバッ
クアップクロック２６によってストローブさせて出力を
供給することが可能である。理解される如く、このこと
は極めて稀である。例えば、比較器を１００万回の変換
サイクルで使用した場合にたかだか１回発生する程度の
ものである。理解される如く、比較器がストローブされ
た場合に比較器から不画定の結果がしばしば得られるの
で、可及的に少なく比較器をストローブすることが望ま
しい。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は、本発明の一実施例に基づいて構成された複数
個のフラッシュ比較器を包含するアナログ・デジタル変
換器を示したブロック図、第２図は第１図に示したフラ
ッシュ比較器の一つの構成をより詳細に示した回路図、
第３図は第２図に示したフラッシュ比較器における端子
で発生される電圧の波形を示した説明図、である。 （符号の説明） １０：アナログ・デジタル変換器 １２：フラッシュ比較器 １４：抵抗 １６：抵抗ラダー １８　：　ＮＡＮＤ回路 ２０：ステージ（段） ２２：ＯＲ回路 ２６：バックアップクロツク

Claims (1)

1. 【特許請求の範囲】 １、実質的に一定の電流源、入力電圧を供給する第一手
   段、基準電圧を供給する第二手段、前記入力電圧に応答
   し前記入力電圧と前記基準電圧との相対的特性に従って
   前記実質的に一定の電流の第一部分の流れを発生するた
   めの第三手段、前記基準電圧と前記入力電圧の相対的特
   性に応答し前記実質的に一定の電圧の残存部分の流れを
   発生するための第四手段、前記実質的に一定の電流の前
   記第一部分に応答しこの様な第一部分の大きさに依存し
   て第一電荷を供給する第五手段、前記実質的に一定の電
   流の残存部分に応答しこの様な残存部分の大きさに依存
   する第二電荷を供給する第六手段、前記第一及び第二電
   荷の相対的大きさに従って前記第一及び第二電荷の個々
   の一つを発生する割合を増加させ且つ前記第一及び第二
   電荷の他方の発生の割合を減少させるための第七手段、
   前記電荷のこの様な個々の一つが特定の大きさに到達し
   た時に出力表示を供給する第八手段、を有することを特
   徴とする装置。 ２、特許請求の範囲第１項において、各々が漸進的大き
   さの基準電圧を供給する複数個の第二手段が設けられて
   おり、複数個の前記第三手段乃至第八手段が設けられて
   おり、その各々における前記第三手段乃至第八手段は前
   記複数個の第二手段の一つと関連すると共に特許請求の
   範囲第１項に記載した関係を有しており、且つ前記入力
   電圧の大きさと漸進的大きさの基準電圧の個々の一つと
   の間の同一性を表わすための関係において前記第八手段
   の相次ぐ対を接続する第九手段が設けられていることを
   特徴とする装置。 ３、特許請求の範囲第２項において、前記第九手段が、
   各々が前記第八手段の相次ぐ対の個々の一つへ接続され
   ている複数個のＡＮＤ回路を有すると共に、前記複数個
   のＡＮＤ回路へ接続されているＯＲ回路を有することを
   特徴とする装置。 ４、特許請求の範囲第１項において、前記第七手段が第
   一及び第二スイッチング手段を有しており、そのスイッ
   チング手段の各々は、開成状態及び閉成状態を持ってお
   り且つその各々は通常開成状態にあり且つその各々は前
   記第一及び第二電荷の関連する一つにおける第二の特定
   の大きさが発生すると閉成状態となり前記第一及び第二
   電荷の関連する一つの大きさが発生される割合を増加さ
   せ、且つ前記第八手段は第三及び第四スイッチング手段
   を有しており、その各スイッチング手段は開成状態及び
   閉成状態を有しており、且つその各々は通常開成状態に
   あり且つその各々は前記第一及び第二電荷の関連する一
   つにおいて第一の特定の大きさが発生すると閉成状態と
   なることを特徴とする装置。 ５、実質的に一定の電流を供給する電流源、入力電圧を
   供給する手段、基準電圧を供給する手段、第一及び第二
   コンデンサ、前記入力電圧及び基準電圧の相対的な値に
   従って前記第一及び第二コンデンサの間において前記実
   質的に一定の電流を分割する手段、前記第一及び第二コ
   ンデンサの個々の一つにおける第一特定電荷に応答して
   前記コンデンサのこの様な個々の一つの充電を加速する
   と共に前記コンデンサの他方の一つの充電を減速するた
   めの手段、前記第一及び第二コンデンサの個々の一つに
   おける第二特定電荷に応答し前記入力電圧及び基準電圧
   の相対的大きさを表わすための手段、を有することを特
   徴とする装置。 ６、特許請求の範囲第５項において、前記加速−減速手
   段が第一対のトランジスタを有しており、該各トランジ
   スタは、前記第一及び第二コンデンサの関連する一つへ
   接続されておりその関連するコンデンサにおける電荷に
   従って導通状態となり且つその導電度に従って前記関連
   するコンデンサ内の電荷の蓄積を供給し且つ前記各トラ
   ンジスタは交差接続されており前記関連するコンデンサ
   における電荷の蓄積に従って他方のコンデンサにおける
   電荷の蓄積を減少させることを特徴とする装置。 ７、特許請求の範囲第５項において、前記基準電圧供給
   手段が、漸進的大きさの複数個の基準電圧を供給し、複
   数個の第一及び第二コンデンサを与える手段が設けられ
   ており、前記複数個の第一及び第二コンデンサは対構成
   とされており、前記入力電圧と漸進的大きさの前記基準
   電圧の個々の一つとの相対的値に従って個々の対におけ
   るコンデンサ間において前記実質的に一定の電流を分割
   する手段が設けられており、各対におけるコンデンサの
   個々の一つにおける第一特定電荷に応答して前記コンデ
   ンサのこの様な個々の一つを加速すると共にこの様な対
   におけるコンデンサの他方のものの充電を減速させるた
   めの手段が設けられており、各対における前記コンデン
   サの個々の一つにおける第二特定電荷に応答して入力電
   圧とコンデンサの個々の対に関連する基準電圧の相対的
   大きさを決定するための手段が設けられており、前記入
   力電圧と複数個の基準電圧の相対的大きさの決定に応答
   して前記入力電圧の大きさを表わす手段が設けられてい
   ることを特徴とする装置。 ８、特許請求の範囲第７項において、前記表示する手段
   が、各々が隣接する対における相対的決定に依存する信
   号を通過させるために前記決定手段の隣接する対へ接続
   されている複数個のＮＡＮＤ回路及び前記ＮＡＮＤ回路
   からの信号を通過させるために前記ＮＡＮＤ回路へ接続
   されているＯＲ回路を有することを特徴とする装置。 ９、実質的に一定の電流を供給する電流手段、入力電圧
   を供給する手段、前記入力電圧及び前記基準電圧に応答
   し前記入力電圧及び基準電圧の相対的値に従って前記実
   質的に一定の電流を分割するための第一及び第二制御手
   段、前記第一及び第二制御手段へそれぞれ接続されてお
   り前記第一及び第二制御手段を介して流れる電流に従っ
   て充電される第一及び第二コンデンサ手段、前記第一及
   び第二コンデンサ手段へそれぞれ接続されておりより大
   きな電荷を持ったこの様な容量手段の個々の一つを介し
   ての電流の流れを増加させると共により小さな電荷を持
   ったコンデンサ手段の他方の一つを介しての電流の流れ
   を減少させるための第一及び第二フィードバック手段、
   前記第一及び第二コンデンサ手段へ接続されており前記
   コンデンサ手段の個々の一つにおける電荷が特定の値に
   到達した時に前記入力電圧と前記基準電圧の相対的値を
   表示するための表示手段、を有することを特徴とする装
   置。 １０、特許請求の範囲第９項において、前記第一及び第
   二制御手段が、それぞれ、第一及び第二トランジスタを
   構成しており、且つ前記第一及び第二フィードバック手
   段が、それぞれ、第三及び第四トランジスタを構成して
   いることを特徴とする装置。 １１、特許請求の範囲第１０項において、前記第三及び
   第四トランジスタの各々が入力端子と出力端子とを持っ
   ており、前記第三トランジスタの入力端子は前記第四ト
   ランジスタの出力端子へ接続されており且つ前記第四ト
   ランジスタの入力端子は前記第三トランジスタの出力端
   子へ接続されていることを特徴とする装置。 １２、特許請求の範囲第１１項において、前記第一及び
   第二トランジスタの各々が第一端子及び第二端子を持っ
   ており、前記第一及び第二トランジスタの第一端子は、
   それぞれ、入力電圧及び基準電圧を受取り、且つ前記第
   一及び第二トランジスタの第二端子は前記実質的に一定
   の電流を受取ることを特徴とする装置。 １３、特許請求の範囲第１２項において、前記第一及び
   第二トランジスタが第三端子を持っており、前記第一及
   び第二トランジスタの第三端子は、それぞれ、前記第三
   及び第四トランジスタの出力端子へ接続されていること
   を特徴とする装置。